[發明專利]具有雙阱的金屬氧化物半導體元件及其制造方法

在審

• 申請號: 201610200279.7
• 申請日: 2016-04-01
• 公開（公告）號: CN107293543A
• 公開（公告）日: 2017-10-24
• 發明（設計）人: 黃宗義
• 申請（專利權）人: 立锜科技股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 中原信達知識產權代理有限責任公司11219
• 代理人: 張一軍,姜勁

技術領域

本發明涉及一種具有雙阱的金屬氧化物半導體(metal oxide semiconductor,MOS)元件及其制造方法，特別是指一種可降低導通電阻并提高崩潰防護電壓的MOS元件及其制造方法。

背景技術

圖1顯示一種典型的金屬氧化物半導體(metal oxide semiconductor,MOS)元件100的剖視示意圖。如圖1所示，MOS元件100包含：P型基板101、外延層102、P型阱103a、絕緣區104、N型輕摻雜擴散(lightly doped diffusion,LDD)區105a及105b、N型源極106a、N型漏極107a、P型本體區108a、與柵極111a。其中，絕緣區104為區域氧化(local oxidation of silicon,LOCOS)結構，以定義NMOS元件區104a，作為MOS元件100操作時主要的作用區。NMOS元件區104a的范圍由圖1中，黑實線區域標注箭號所示的區域。MOS元件100是NMOS元件，其N型源極106a與其同側的NLDD區105a連接，另外，N型漏極107a與其同側的NLDD區105b連接，前述兩個連接的區域，完全由P型阱103a隔開。相對地，典型的PMOS元件，也就是將NLDD區105a及105b、N型源極106a、與N型漏極107a的導電型改為P型，而P型阱103a與P型本體區108a的導電型改為N型。但由于微縮MOS元件尺寸是本領域技術進展的趨勢，現有的MOS元件在信道縮短的趨勢中，會產生包含漏極引起的位能下降(drain-induced barrier lowering，DIBL)與熱載流子效應(hot carrier effect，HCE)的短通道效應(short channel effect，SCE)，此為本領域技術人員所熟知，在此不予贅述。

圖8顯示一種典型的互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)元件600的剖視示意圖。如圖8所示，CMOS元件600包含：P型半導體基板101、外延層102、P型阱103a、N型阱103b、絕緣區104、N型輕摻雜擴散(N-type lightly doped diffusion,NLDD)區105a與105b、P型輕摻雜擴散(P-type lightly doped diffusion,PLDD)區105c與105d、N型源極106a、P型源極106b、N型漏極107a、P型漏極107b、P型本體區108a、N型本體區108b、柵極111a、與柵極111b。其中，絕緣區104為區域氧化(local oxidation of silicon,LOCOS)結構，以定義NMOS元件區104a與PMOS元件區104b，作為CMOS元件100操作時主要的操作區。NMOS元件區104a與PMOS元件區104b的范圍由圖1中，粗黑箭頭所示意。CMOS元件600包括NMOS元件區104a與PMOS元件區104b。在NMOS元件區104a中，其N型源極106a與其相對于柵極111a同側的NLDD區105a連接，另外，N型漏極107a與其相對于柵極111a同側的NLDD區105b連接，前述兩個連接的區域，完全由P型阱103a隔開。相對地，在PMOS元件區104b中，其P型源極106b與其相對于柵極111b同側的PLDD區105c連接，另外，P型漏極107b與其相對于柵極111b同側的PLDD區105d連接，前述兩個連接的區域，完全由N型阱103b隔開。由于微縮CMOS元件尺寸是本領域技術進展的趨勢，現有的CMOS元件在信道縮短的趨勢中，會產生包含漏極引起的位能下降(drain-induced barrier lowering，DIBL)與熱載流子效應(hot carrier effect，HCE)的短通道效應(short channel effect，SCE)，此為本領域技術人員所熟知，在此不予贅述。

一般而言，以柵極操作電壓為5V的MOS元件為例，當柵極長度所示意的通道長度低于0.6微米(μm)時，會開始出現SCE，若要避免SCE，則柵極長度不能繼續縮短，當然目前有許多其他的方式解決此SCE，但是，若需要保持操作電壓在5V左右，例如與其他功率元件整合于一電路中，或是以并聯多個MOS元件來作為功率元件時，則需要解決既需要柵極操作電壓維持在例如5V左右，又避免SCE，而使得MOS元件可以繼續微縮的問題。

有鑒于此，本發明即針對上述現有技術的改善，提出一種具有雙阱的MOS元件及其制造方法，其可降低導通電阻并提高崩潰防護電壓。