[發明專利]基準電壓源電路

有效

• 申請號: 201610191832.5
• 申請日: 2016-03-30
• 公開（公告）號: CN105786081B
• 公開（公告）日: 2017-06-06
• 發明（設計）人: 邵博聞
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G05F3/26
• 分類號: G05F3/26
• 代理公司: 上海浦一知識產權代理有限公司31211
• 代理人: 郭四華

技術領域

本發明涉及一種半導體集成電路，特別是涉及一種基準電壓源電路。

背景技術

基準電壓源電路在集成電路中被廣泛應用，如圖1所示，是現有基準電壓源電路的電路結構圖；NMOS管MN101和MN102的柵極連接在一起且都連接到NMOS管MN101的漏極，NMOS管MN101的源極接地，NMOS管MN102的源極通過電阻R101接地；NMOS管MN101的漏極連接到由PMOS管MP101組成的電流路徑，NMOS管MN102的漏極連接到由PMOS管MP102組成的電流路徑，PMOS管MP101和MP102互為鏡像。NMOS管MN102的溝道寬長比要求大于NMOS管MN101的溝道寬長比，另外，NMOS管MN102的溝道寬長比和NMOS管MN101的溝道寬長比的比值為N。工作時，NMOS管MN101和MN102都工作于亞閾值區域，NMOS管的亞閾值區域的源漏電流具有如下特性：

由于NMOS管MN101和MN102工作在亞閾值區，MOS晶體管即NMOS管或PMOS管的亞閾值區的導通電流的公式為：

其中，I_D為對應的MOS晶體管的漏電流；I_D0為對應的MOS晶體管的特征電流，I_D0和MOS晶體管的溝道的寬長比成正比且采用相同工藝形成的NMOS晶體管的特征電流為一常數且相同；V_GS為MOS晶體管的柵源電壓；m為MOS管晶體管的亞閾值導通電流的非理想因子；V_T為熱電壓，且具有正溫度系數，T表示絕對溫度，k為玻爾茲曼常數，q為電子電荷。

由圖1可知，電阻R101兩端的電壓差為，NMOS管MN101的柵源電壓V_GS101和NMOS管MN102的柵源電壓V_GS102的差，即：

V_R101＝V_GS101-V_GS102----------------------(2)；

令PMOS管MP101和102具有相同的尺寸，將NMOS管MN101和MN102的寬長比代入到公式(1)并代入到公式(2)可得：

流過R101上的電流為：

可知，即V_T具有正溫度系數，故V_R101和I_R101都具有正溫度系數。

在基準電壓輸出路徑中包括NMOS管MN103，電阻R102和PMOS管MP103，PMOS管MP103和MP101組成鏡像電路且令兩者尺寸相同。

由圖1可知，電阻R102和PMOS管MP103的漏極連接端輸出基準電壓VREF，NMOS管MN103工作于亞閾值區域，如果不設置電阻R102則NMOS管MN103的柵源電壓會大于閾值電壓而工作于飽和區；設置有電阻R102后NMOS管MN103會工作于亞閾值區域，利用工作于壓閾值區域的MOS晶體管如NMOS管或PMOS管的源漏電流以及柵源電壓都具有負溫度系數的特性，使輸出的基準電壓的正負溫度系數抵消從而和溫度無關，即：流過NMOS管MN103的源漏電流具有負的溫度特性，而流過PMOS管MP103的電流為I_R101的鏡像電流從而具有正的溫度特性，兩者正負溫度系數會相互抵消從而實現。

圖1中的輸出路徑中需要采用電阻R102，在半導體集成電路中電阻會占用芯片較大的面積，這會降低芯片的集成度從而相對提高成本，而某些成本敏感應用對面積要求較高，所以應當相辦法減少電路的面積。

發明內容

本發明所要解決的技術問題是提供一種基準電壓源電路，能減少面積。

為解決上述技術問題，本發明提供的基準電壓源電路包括：

偏置電路，包括第一NMOS管、第二NMOS管和第一電阻，所述第二NMOS管的溝道寬長比大于所述第一NMOS管的溝道寬長比，所述第一NMOS管的源極接地，所述第二NMOS管的源極通過所述第一電阻接地，所述第一NMOS管的漏極和柵極以及所述第二NMOS管的柵極都連接第一偏置電壓，所述第一NMOS管的漏極連接第一電流路徑，所述第二NMOS管的漏極連接第二電流路徑，所述第一電流路徑和所述第二電流路徑互為鏡像；所述第一NMOS管和所述第二NMOS管工作于亞閾值區域，在所述第一電阻和所述第二NMOS管的源極的連接端提供具有正溫度系數的第一級柵源電壓差，所述第一級柵源電壓差為所述第一NMOS管和所述第二NMOS管之間的柵源電壓差。