[發明專利]一種基于FPGA的頻率計及頻率測量方法

有效

• 申請號: 201610160981.5
• 申請日: 2016-03-18
• 公開（公告）號: CN105675981B
• 公開（公告）日: 2018-09-07
• 發明（設計）人: 秦熙;王淋;榮星;于會堯;謝一進;杜江峰
• 申請（專利權）人: 中國科學技術大學
• 主分類號: G01R23/10
• 分類號: G01R23/10
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王寶筠

本申請一種基于FPGA的頻率計及頻率測量方法，其中，所述頻率計包括：時鐘源、上位機、分頻整形單元及處理單元；所述頻率計通過利用處理單元在所述分頻信號的各個周期內對與分頻信號上升沿相對應的待測信號上升沿進行一次粗時間測量獲得第一時間值；并利用處理單元對與分頻信號上升沿相對應的待測信號上升沿在所述分頻信號的各個周期內進行多次細時間測量，對所述第一時間值及多次細時間測量的測量結果進行處理并結合所述第一分頻倍數和所述第二分頻倍數計算獲得所述外界原始信號的頻率。由于在整個外界原始信號的頻率測量過程中進行了多次細時間測量，降低了細時間測量的誤差，提高了所述頻率計對外界原始信號頻率的測量精度。

技術領域

本申請涉及信號測量技術領域，更具體地說，涉及一種基于FPGA的頻率計及頻率測量方法。

背景技術

頻率測量貫穿于人們的日常生活、工作以及科學研究等領域中，是最基本的參數之一。隨著科學技術的不斷發展和社會的需求，特別是在無線通信領域以及電子技術領域中，人們對于頻率測量精度的要求越來越高。現今主流的對頻率的高精度測量通常采用時間測量法，將待測信號分頻至較低頻率獲得分頻信號，對若干個分頻信號周期進行粗時間和細時間的時間間隔測量；然后結合總分頻倍數計算獲得待測信號周期，最后通過求待測信號周期倒數的方法獲得待測信號的頻率。其中，對于細時間測量的精度的提升，是得到提高待測信號的頻率測量精度的關鍵。

現有技術中通常由定制的專用集成電路(Application Specific IntegratedCircuit，ASIC)或現場可編程門陣列(Field－Programmable Gate Array，FPGA)作為核心芯片實現具有頻率測量功能的頻率計，通過采用模擬內插法或延時線內插法或游標法等實現細時間時間間隔的精確測量；其中基于ASIC實現的頻率計采用模擬內插法和游標法等對細時間間隔的測量精度要高于基于FPGA實現的頻率計采用的延時線內插法。但是定制ASIC實現頻率測量的頻率計相較于基于FPGA設計實現頻率測量的頻率計開發周期長，電路設計復雜，成本高。因此，如何提高基于FPGA的頻率計的頻率測量精度成為研發人員努力的方向之一。

發明內容

為解決上述技術問題，本發明提供了一種基于FPGA的頻率計及頻率測量方法，以實現提高基于FPGA的頻率計的頻率測量精度的目的。

為實現上述技術目的，本發明實施例提供了如下技術方案：

一種基于FPGA的頻率計，所述頻率計包括：時鐘源、上位機、分頻整形單元及處理單元；

所述時鐘源與所述處理單元的時鐘信號輸入端連接，用于為所述處理單元提供時鐘信號；

所述分頻整形單元用于接收外界原始信號，并對其以第一分頻倍數進行分頻處理后獲得待測信號；

所述處理單元用于利用所述時鐘信號生成的工作時鐘信號作為時鐘基準，對待測信號以第二分頻倍數進行分頻處理得到分頻信號，并對所述分頻信號周期利用時間測量法，以與所述分頻信號上升沿相對應的待測信號上升沿為對象，進行多次細時間測量得到測量結果和一次粗時間測量獲得第一時間值，結合所述第一分頻倍數和第二分頻倍數計算所述外界原始信號的頻率，并將所述外界原始信號的頻率向所述上位機傳送；

所述處理單元設置于現場可編程門陣列FPGA中。

優選的，所述處理單元包括時鐘模塊、分頻模塊、管理模塊、粗計數模塊、細時間測量模塊、運算處理模塊及通訊模塊；其中，

所述時鐘模塊用于接收所述時鐘信號，對所述時鐘信號進行處理后獲得工作時鐘信號，所述工作時鐘信號作為所述管理模塊、粗計數模塊、細時間測量模塊及運算處理模塊的時鐘基準；

所述管理模塊用于為所述細時間測量模塊、粗計數模塊、運算處理模塊和通訊模塊提供控制功能和用于為所述細時間測量模塊提供選擇控制信號及測量次數控制信號；