[發明專利]時鐘占空比校準及倍頻電路

有效

• 申請號: 201610151078.2
• 申請日: 2016-03-16
• 公開（公告）號: CN105743463B
• 公開（公告）日: 2019-03-01
• 發明（設計）人: 符卓劍
• 申請（專利權）人: 珠海全志科技股份有限公司
• 主分類號: H03K3/017
• 分類號: H03K3/017
• 代理公司: 深圳市君之泉知識產權代理有限公司 44366
• 代理人: 張丕陽

本發明提供了一種時鐘占空比校準及倍頻電路,用于方波倍頻器設計中,涉及集成電路技術領域,包括:選通模塊，根據控制信號對時鐘信號做反相操作；校準模塊，根據控制信號時鐘信號進行占空比的調節，最終輸出50％占空比的鐘信號；延遲模塊，根據控制信號對時鐘信號延遲操作；檢測模塊，對時鐘信號進行比對，輸出反饋信號；控制模塊，根據反饋信號輸出控制信號；倍頻模塊，對時鐘信號進行倍頻操作。本發明能夠以較小的電路復雜性和低成本實現高精度的時鐘信號倍頻。

技術領域

本發明涉及集成電路技術領域，具體涉及一種使用在方波倍頻器中的時鐘占空比校準及倍頻電路。

背景技術

在無線通信領域和時鐘信號生成領域，為了實現更低的低帶內相位噪聲和高頻量化噪聲，需要時鐘信號倍頻技術來降低鎖相環的倍頻倍數，時鐘信號倍頻技術可通過模擬電路和數字電路的方式實現。

圖1示出了利用數字電路方式實現時鐘信號倍頻的方法，輸入時鐘信號Vin經過一個延時ΔT后，與自身進行異或運算，便得到了倍頻輸出時鐘信號Vout。通常輸入時鐘信號占空比在40％～60％之間，而利用數字電路方式來實現時鐘信號倍頻需要輸入時鐘信號的占空比盡可能接近50％，否則輸出時鐘信號會有額外雜散分量，如圖2所示，輸入時鐘信號占空比偏離50％，此時輸出時鐘信號不僅包含了輸入時鐘信號的兩倍分量，還包含了一倍和三倍頻率分量，這將惡化鎖相環輸出時鐘信號的純凈度。

由上可見實現時鐘信號倍頻的難點在于時鐘信號占空比的校準，用模擬電路來實現時鐘信號占空比校準的方案功耗較大，而用數字電路來實現時鐘信號占空比校準的方案則面臨著相位噪聲、面積、動態范圍等多方面的折中制約。

發明內容

本發明的目的是，提供一種時鐘占空比校準及倍頻電路,能夠以較小的電路復雜性和低成本實現高精度的時鐘信號倍頻。

本發明提供了一種時鐘占空比校準及倍頻電路，包括：

選通模塊，用于根據第一控制信號V1對輸入的第一時鐘信號CKin做反相后輸出第二時鐘信號CK2；

校準模塊，用于根據第二控制信號V2對第二時鐘信號CK2進行占空比的調節，最終輸出50％占空比的第三時鐘信號CK3；

延遲模塊，用于根據第三控制信號V3對第三時鐘信號CK3進行延遲操作后輸出第四時鐘信號CK4；

檢測模塊，用于對輸入的第三時鐘信號CK3和第四時鐘信號CK4進行比對，并根據比對的結果輸出反饋信號Va；

控制模塊，用于根據輸入的反饋信號Va，輸出第一控制信號V1、第二控制信號V2及第三控制信號V3；

倍頻模塊，用于對第三時鐘信號CK3進行倍頻操作，輸出第五時鐘信號CKout。

作為優選方案，所述校準模塊包括第一延遲單元和第二延遲單元及門電路，其中第一延遲單元和第二延遲單元并聯后連接門電路，所述第一延遲單元和第二延遲單元為相同的可調延遲單元。

作為優選方案，所述門電路為與門電路或者或門電路。

作為優選方案，所述延遲模塊包括：

第三延遲單元，用于對第三時鐘信號CK3進行延遲處理；

第四延遲單元，用于對經第三延遲單元延遲過后的第三時鐘信號CK3再進行延遲處理，輸出第四時鐘信號CK4；

所述第三延遲單元和第四延遲單元串接，且為相同的可調延遲單元。

作為優選方案，所述檢測模塊包括：

第一邊沿觸發器，用于比對第三時鐘信號CK3和第四時鐘信號CK4的相位差是否為360度，將比對結果作為反饋信號輸出。