[發明專利]一種半導體整流器及其制造方法

有效

• 申請號: 201610148745.1
• 申請日: 2016-03-16
• 公開（公告）號: CN105742338B
• 公開（公告）日: 2018-09-28
• 發明（設計）人: 劉偉
• 申請（專利權）人: 杭州立昂微電子股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/66;H01L29/861;H01L21/329
• 代理公司: 杭州杭誠專利事務所有限公司 33109
• 代理人: 尉偉敏;胡寅旭

本發明公開了一種半導體整流器，包括第一導電類型輕摻雜的外延層，外延層上部橫向間隔設置有若干第一溝槽，第一溝槽內填充有導電多晶硅，導電多晶硅與第一溝槽之間設有隔離層，隔離層向上凸出形成介質墻壁，介質墻壁的兩側設有導電多晶硅側墻，外延層上部與導電多晶硅側墻之間的區域形成第二溝槽，外延層上部設有橫向均勻摻雜區和梯度摻雜區，梯度摻雜區與隔離層接觸形成溝道，外延層下部、橫向均勻摻雜區、梯度摻雜區及隔離層之間設有間隔區。本發明采用溝槽柵結構，同時具有短溝道和溝道摻雜梯度分布，具有更佳的正向導通特性。本發明還公開了一種半導體整流器制造方法，工藝步驟簡單，工藝窗口大，易于控制，光刻次數少，制造成本低。

技術領域

本發明涉及半導體器件制造技術領域，尤其是涉及一種半導體整流器及其制造方法。

背景技術

半導體整流器作為電能的轉換器件，出于系統效率提高的考慮，在降低正向導通壓降、提高反向阻斷電壓、減小反向漏電、提高開關速度等性能提升上的要求越來越高。

早先作為半導體整流器使用的PN結二極管，由于正向導通時需要克服PN結勢壘導致正向導通壓降高，以及正向導通時的少子注入導致開關速度慢，已經在很多應用領域被肖特基勢壘二極管取代。肖特基勢壘二極管通常由低摻雜濃度的N型外延層與頂面沉積的金屬層接觸形成肖特基勢壘構成。器件正向導通時用于克服肖特基勢壘所需要的電壓低于PN結勢壘，并且肖特基勢壘二極管為多子導電器件，開關速度快。即便如此，由于肖特基勢壘的存在，很小的正向導通電流也會產生一定的正向導通壓降。通過選用不同的金屬可以降低勢壘高度從而減小該正向導通壓降，但是反向漏電會隨之增大，反向阻斷電壓也可能降低。同時，肖特基勢壘二極管還存在勢壘高度降低效應，即隨著反向偏置電壓升高勢壘高度降低的現象，該現象會進一步增大反向漏電、降低反向阻斷電壓并降低器件可靠性，從而限制了低勢壘高度在器件中的應用。為克服上述問題，美國專利 US 5365102 披露了一種溝槽肖特基勢壘二極管，其顯著特點是在N型外延層中存在若干周期排布的溝槽柵，而N型外延層與頂面沉積的金屬層形成的肖特基勢壘存在于溝槽柵之間。所述溝槽柵由延伸入N型外延層中的溝槽，覆蓋在溝槽表面的隔離層，以及填充其中的與頂面沉積的金屬層連接的導電材料組成。周期排布的溝槽柵結構降低了器件反向偏置時肖特基勢壘處的電場強度，部分抑制了勢壘高度降低效應，使器件可以采用較低的勢壘高度。但是肖特基勢壘依然存在，并且溝槽柵結構占用了可導電表面積，使得器件小電流下正向導通壓降偏大的問題依然存在。