[發明專利]非易失性半導體存儲裝置及存儲器系統

有效

• 申請號: 201610140470.7
• 申請日: 2016-03-11
• 公開（公告）號: CN106653082B
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 平嶋康伯;小柳勝
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/26
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發明的實施方式提供一種能提高處理能力的非易失性半導體存儲裝置及存儲器系統。實施方式的存儲器系統(1)包括第1非易失性半導體存儲裝置(10)與控制器(100)。第1非易失性半導體存儲裝置(10)包含：第1電路(60)，連接于接收第2信號REn的第1端子；及第2電路(52)，根據第1信號ODTEN而控制第1電路(60)。第2電路(52)在當切換第1信號ODTEN的邏輯電平時第2信號REn為第1邏輯(“H”)電平的情況下，將第1及第2開關元件(61)及(62)斷開，且在第2信號REn為第2邏輯(“L”)電平的情況下，將第1及第2開關元件(61)及(62)接通。

[相關申請案]

本申請案享有以日本專利申請案2015-213299號(申請日：2015年10月29日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

本發明的實施方式涉及一種非易失性半導體存儲裝置及存儲器系統。

背景技術

作為非易失性半導體存儲裝置，已知有NAND(Not AND，與非)型閃速存儲器。

發明內容

本發明的實施方式提供一種能夠提高處理能力的非易失性半導體存儲裝置及存儲器系統。

實施方式的存儲器系統包括第1非易失性半導體存儲裝置與控制器。控制器能夠將第1信號及控制讀出動作中讀出數據的時序的第2信號發送至第1非易失性半導體存儲裝置。第1非易失性半導體存儲裝置包含：第1端子，連接于控制器，且接收第2信號；第1電路，包含連接于第1端子的第1及第2電阻元件、將第1電阻元件與電源電壓線電連接的第1開關元件、及將第2電阻元件與接地電壓線電連接的第2開關元件；及第2電路，使用第1信號控制第1電路。第2電路在當切換第1信號的邏輯電平時第2信號處于第1邏輯電平的情況下，將第1及第2開關元件斷開，且在第2信號處于第2邏輯電平的情況下，將第1及第2開關元件接通。

附圖說明

圖1是第1實施方式的存儲器系統的框圖。

圖2是第1實施方式的非易失性半導體存儲裝置的剖視圖。

圖3是第1實施方式的非易失性半導體存儲裝置的框圖。

圖4是示意性地表示第1實施方式的非易失性半導體存儲裝置中的輸入輸出端子與輸入輸出控制電路的連接的電路圖。

圖5是示意性地表示第1實施方式的非易失性半導體存儲裝置中的輸入輸出端子與邏輯電路的連接的電路圖。

圖6是表示第1實施方式的存儲器系統中的ODT電路的控制的流程圖。

圖7是表示第1實施方式的存儲器系統中的ODT電路的控制模式與各種控制信號的邏輯狀態的關系的圖。

圖8是第1實施方式的存儲器系統中的Set Feature時的各種信號的時序圖。

圖9是第1實施方式的存儲器系統中的寫入動作時的各種信號的時序圖。

圖10是第1實施方式的存儲器系統中的讀出動作時的各種信號的時序圖。

圖11是表示第1實施方式的存儲器系統中的各種控制信號與ODT電路的動作時序的關系的時序圖。

圖12是第2實施方式的非易失性半導體存儲裝置的剖視圖。

圖13是第2實施方式的非易失性半導體存儲裝置中的存儲器芯片的框圖。

圖14是表示第3實施方式的存儲器系統中的ODT電路的控制模式與各種控制信號的邏輯狀態的關系的圖。

圖15是第3實施方式的存儲器系統中的寫入動作時的各種信號的時序圖。