[發明專利]非易失性半導體存儲裝置及存儲器系統

有效

• 申請號: 201610140470.7
• 申請日: 2016-03-11
• 公開（公告）號: CN106653082B
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 平嶋康伯;小柳勝
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/26
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

1.一種存儲器系統，其特征在于包括：

第1非易失性半導體存儲裝置；及

控制器；且

所述控制器能夠將第1信號、及控制于讀出動作中讀出數據的時序的第2信號發送至所述第1非易失性半導體存儲裝置，

所述第1非易失性半導體存儲裝置包含：

第1端子，連接于所述控制器，并接收所述第2信號；

第1電路，包含連接于所述第1端子的第1及第2電阻元件、將該第1電阻元件與電源電壓線電連接的第1開關元件、及將該第2電阻元件與接地電壓線電連接的第2開關元件；及

第2電路，使用所述第1信號控制所述第1電路，且所述第1信號是控制所述第1電路的接通/斷開狀態的信號；

所述第2電路在當切換所述第1信號的邏輯電平時所述第2信號處于第1邏輯電平的情況下，將所述第1及第2開關元件斷開，且在所述第2信號處于第2邏輯電平的情況下，將所述第1及第2開關元件接通。

2.根據權利要求1所述的存儲器系統，其特征在于還包含第2非易失性半導體存儲裝置，且

所述第2非易失性半導體存儲裝置包含第2端子，

該第2端子共通地連接于所述控制器及所述第1非易失性半導體存儲裝置，且接收所述第2信號，

所述控制器在選擇所述第2非易失性半導體存儲裝置作為寫入或讀出動作的對象的情況下，對所述第1非易失性半導體存儲裝置中的所述第1及第2開關元件進行控制。

3.根據權利要求1所述的存儲器系統，其特征在于：

所述第1信號為非同步信號。

4.根據權利要求1所述的存儲器系統，其特征在于：

所述控制器在25nsec以上的第1期間，維持所述第2信號的邏輯電平，在從所述第1期間開始后經過5nsec以上至所述第1期間結束為止的期間，將所述第1信號從所述第1邏輯電平切換為所述第2邏輯電平。

5.一種存儲器系統，其特征在于包括：

第1非易失性半導體存儲裝置；及

控制器；且

所述第1非易失性半導體存儲裝置包含：

第1端子，連接于所述控制器；

第1電路，包含連接于所述第1端子的第1及第2電阻元件、將該第1電阻元件與電源電壓線電連接的第1開關元件、及將該第2電阻元件與接地電壓線電連接的第2開關元件；及

第2電路，根據從所述控制器輸入的第1信號而控制所述第1電路；

所述第1信號在所述第1電路的參數設定前作為寫入防止信號發揮功能，在所述參數設定后作為所述第1電路的控制信號發揮功能。

6.一種非易失性半導體存儲裝置，其特征在于包括：

第1端子，連接于外部設備；

第1電路，包含連接于所述第1端子的第1及第2電阻元件、將該第1電阻元件與電源電壓線電連接的第1開關元件、及將該第2電阻元件與接地電壓線電連接的第2開關元件；及

第2電路，使用第1信號控制所述第1電路，所述第1信號是控制所述第1電路的接通/斷開狀態的信號；

所述第1端子接收對讀出動作時讀出數據的時序進行控制的第2信號，

所述第2電路在當切換所述第1信號的邏輯電平時所述第2信號處于第1邏輯電平的情況下，將連接于所述第1端子的所述第1及第2開關元件斷開，且在所述第2信號處于第2邏輯電平的情況下，將所述第1及第2開關元件接通。