[發明專利]同步信號傳輸方法及裝置、FPGA

有效

• 申請號: 201610137207.2
• 申請日: 2016-03-10
• 公開（公告）號: CN107181552B
• 公開（公告）日: 2018-11-09
• 發明（設計）人: 楊柳;楊笛
• 申請（專利權）人: 大唐移動通信設備有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 任嘉文

本發明公開了同步信號傳輸方法及裝置、FPGA，用以保證在FPGA內部對同步信號采樣以及使用的正確性，進而保證整個鏈路數據傳輸的正確性。該方法包括：FPGA中的采樣寄存器接收從FPGA的輸入管腳傳輸的同步信號以及對該同步信號進行采樣，該采樣寄存器為FPGA中預設位置的寄存器；其中，從FPGA的輸入管腳傳輸的同步信號是由該FPGA外部的時鐘芯片，根據需要發送給該FPGA的參考時鐘信號，對該同步信號的相位進行設置后發送給所述FPGA的輸入管腳的；采樣寄存器通過預先設置的滿足預設時序要求的每一信號傳輸路徑，將采樣后的同步信號發送給FPGA中的使用該同步信號的每一寄存器。

技術領域

本發明涉及通信技術領域，尤其涉及同步信號傳輸方法及裝置、現場可編程門陣列(Field Programmable Gate Array，FPGA)。

背景技術

JESD204B標準提供一種在一個或多個數據轉換器與數字信號處理器件之間建立接口的方法，例如模數轉換器(Analog to Digital Converter，ADC)與FPGA之間的接口，或數模轉換器(Digital to Analog Converter，DAC)與FPGA之間的接口，相比于通常的并行數據傳輸，JESD204B是一種更高速度的串行接口。它減少了器件之間的走線數量，降低了走線匹配要求，并消除了建立與保持時序約束問題，從而簡化了高速轉換器數據接口的實施。由于JESD204B鏈路需要在數據傳輸之前建立，因此存在新的挑戰，必須采用新的技術來確定接口是否正常工作。

在現有的基于JESD204B標準的接口方案中，時鐘芯片同時給FPGA和ADC/DAC提供JESD204B使用的參考時鐘和同步信號(SYSREF)，FPGA側使用的SYSREF信號共經過兩段走線，第一段是從時鐘芯片到FPGA的輸入管腳，第二段是從FPGA輸入管腳到FPGA內部采樣SYSREF的寄存器，該寄存器的工作時鐘與時鐘芯片提供給FPGA的參考時鐘同源。然而，對于上述第二段走線，由于SYSREF信號從FPGA的輸入管腳進入FPGA后，理論上可以被FPGA內部的任何一個寄存器寄存，因此，SYSREF信號的傳輸時延會隨著FPGA內部每次布線結果的不同而變化，這樣就有可能發生SYSREF信號到達FPGA內部的采樣寄存器的時刻不滿足該寄存器的建立時間，導致SYSREF信號采樣錯誤，進而造成JESD204B的本地多幀時鐘錯誤，幀和多幀邊界定位錯誤，鏈路無法正確發送或接收數據。

綜上所述，現有的JESD204B使用方案中，無法保證SYSREF信號從FPGA輸入管腳到內部采樣寄存器的時延滿足寄存器的建立時間，因此無法確定SYSREF信號在FPGA內部采樣的正確性，進而無法保證數據傳輸的正確性。

發明內容

本發明實施例提供了同步信號傳輸方法及裝置、FPGA，用以保證在FPGA內部對同步信號采樣以及使用的正確性，進而保證整個鏈路數據傳輸的正確性。

本發明實施例提供的一種同步信號傳輸方法包括：

FPGA中的采樣寄存器接收從所述FPGA的輸入管腳傳輸的同步信號以及對該同步信號進行采樣，該采樣寄存器為所述FPGA中預設位置的寄存器；其中，從所述FPGA的輸入管腳傳輸的同步信號是由該FPGA外部的時鐘芯片，根據需要發送給該FPGA的參考時鐘信號，對該同步信號的相位進行設置后發送給所述FPGA的輸入管腳的；

所述采樣寄存器通過預先設置的滿足預設時序要求的每一信號傳輸路徑，將采樣后的同步信號發送給所述FPGA中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應。