[發明專利]同步信號傳輸方法及裝置、FPGA

有效

• 申請號: 201610137207.2
• 申請日: 2016-03-10
• 公開（公告）號: CN107181552B
• 公開（公告）日: 2018-11-09
• 發明（設計）人: 楊柳;楊笛
• 申請（專利權）人: 大唐移動通信設備有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 任嘉文

1.一種同步信號傳輸方法，其特征在于，該方法包括：

現場可編程門陣列FPGA中的采樣寄存器接收從所述FPGA的輸入管腳傳輸的同步信號以及對該同步信號進行采樣，該采樣寄存器為所述FPGA中預設位置的寄存器；其中，從所述FPGA的輸入管腳傳輸的同步信號是由該FPGA外部的時鐘芯片，根據需要發送給該FPGA的參考時鐘信號，對該同步信號的相位進行設置后發送給所述FPGA的輸入管腳的；

所述采樣寄存器通過預先設置的滿足預設時序要求的每一信號傳輸路徑，將采樣后的同步信號發送給所述FPGA中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應。

2.根據權利要求1所述的方法，其特征在于，所述采樣寄存器為所述FPGA內部的輸入輸出管腳單元IOB中的寄存器。

3.根據權利要求1所述的方法，其特征在于，所述FPGA中的使用該同步信號的每一寄存器位于JESD204B模塊中。

4.一種同步信號傳輸方法，其特征在于，該方法包括：

時鐘芯片當確定需要發送同步信號給現場可編程門陣列FPGA時，根據需要發送給所述FPGA的參考時鐘信號，對所述同步信號的相位進行設置；

所述時鐘芯片將所述設置后的同步信號發送給所述FPGA的輸入管腳，使得所述FPGA中的采樣寄存器接收從所述FPGA的輸入管腳傳輸的同步信號以及對該同步信號進行采樣，該采樣寄存器為所述FPGA中預設位置的寄存器；所述采樣寄存器通過預先設置的滿足預設時序要求的每一信號傳輸路徑，將采樣后的同步信號發送給所述FPGA中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應。

5.根據權利要求4所述的方法，其特征在于，所述時鐘芯片當確定需要發送同步信號給現場可編程門陣列FPGA時，根據需要發送給所述FPGA的參考時鐘信號，對所述同步信號的相位進行設置，具體包括：

當所述時鐘芯片上電后，根據需要發送給所述FPGA的參考時鐘信號的相位，以及預設的所述參考時鐘信號與所述同步信號的相位差，對所述同步信號的相位進行設置。

6.一種同步信號傳輸裝置，其特征在于，包括：

第一單元，用于接收從現場可編程門陣列FPGA的輸入管腳傳輸的同步信號以及對該同步信號進行采樣，該裝置為所述FPGA中預設位置的寄存器；其中，從所述FPGA的輸入管腳傳輸的同步信號是由該FPGA外部的時鐘芯片，根據需要發送給該FPGA的參考時鐘信號，對該同步信號的相位進行設置后發送給所述FPGA的輸入管腳的；

第二單元，用于通過預先設置的滿足預設時序要求的每一信號傳輸路徑，將采樣后的同步信號發送給所述FPGA中的使用該同步信號的每一寄存器，其中所述使用該同步信號的每一寄存器與所述每一信號傳輸路徑一一對應。

7.根據權利要求6所述的裝置，其特征在于，該裝置為所述FPGA內部的輸入輸出管腳單元IOB中的寄存器。

8.一種現場可編程門陣列FPGA，其特征在于，包括權利要求6或7所述的裝置。

9.根據權利要求8所述的FPGA，其特征在于，還包括：多個使用所述同步信號的寄存器。

10.根據權利要求9所述的FPGA，其特征在于，所述多個使用所述同步信號的寄存器位于JESD204B模塊中。

11.根據權利要求9或10所述的FPGA，其特征在于，所述多個使用所述同步信號的寄存器中的每一寄存器，具體用于：

通過預先設置的滿足預設時序要求的與該寄存器對應的信號傳輸路徑，接收所述采樣寄存器發送的采樣后的同步信號。