[發明專利]輸入輸出接收電路

有效

• 申請號: 201610134366.7
• 申請日: 2016-03-09
• 公開（公告）號: CN107181482B
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 莫善岳;陳捷
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張振軍;吳敏

1.一種輸入輸出接收電路，其特征在于，包括：

接收端，適于耦接外部電壓；

第一NMOS管，源極耦接所述接收端，柵極耦接第一電源電壓；

整形電路，其輸入端耦接所述第一電源電壓和所述第一NMOS管的漏極，所述整形電路用于對所述第一NMOS管的漏極信號進行整形；

補償單元，適于對所述第一NMOS管的漏極信號進行補償，使得所述第一NMOS管的漏極信號電壓的最大值達到所述第一電源電壓；

其中，所述補償單元包括第一PMOS管、第二PMOS管、第二NMOS管及第三NMOS管；所述第一PMOS管的源極耦接所述第一電源電壓，所述第一PMOS管的柵極耦接所述接收端；所述第二NMOS管的漏極耦接所述第一PMOS管的漏極，所述第二NMOS管的柵極耦接所述第一NMOS管的漏極，所述第二NMOS管的源極接地；所述第二PMOS管的源極耦接所述第一電源電壓，所述第二PMOS管的柵極耦接所述第一PMOS管的漏極，所述第二PMOS管的漏極耦接所述第一NMOS管的漏極；所述第三NMOS管的漏極耦接所述第二PMOS管的漏極以及所述第一NMOS管的漏極，所述第三NMOS管的柵極耦接所述第一PMOS管的漏極，所述第三NMOS管的源極接地。

2.根據權利要求1所述的輸入輸出接收電路，其特征在于，所述整形電路為反相單元。

3.根據權利要求2所述的輸入輸出接收電路，其特征在于，所述反相單元包括：第三PMOS管和第四NMOS管；

所述第三PMOS管的源極耦接所述第一電源電壓，所述第三PMOS管的柵極耦接所述第一NMOS管的漏極；所述第四NMOS管的漏極耦接所述第三PMOS管的漏極，所述第四NMOS管的源極接地，所述第四NMOS管的柵極耦接所述第一NMOS管的漏極。

4.根據權利要求1所述的輸入輸出接收電路，其特征在于，所述整形電路為施密特觸發器。

5.根據權利要求1所述的輸入輸出接收電路，其特征在于，在所述外部電壓從邏輯低電平到邏輯高電平的上升沿，所述第一PMOS管關斷，所述第二NMOS管導通，所述第一PMOS管的漏極電壓經由所述第二NMOS管被拉低，在所述第一PMOS管的漏極電壓小于等于所述第二PMOS管的閾值電壓時，所述第二PMOS管導通，驅動所述第一NMOS管的漏極的輸出電壓的達到所述第一電源電壓。

6.根據權利要求5所述的輸入輸出接收電路，其特征在于，在所述外部電壓從邏輯高電平到邏輯低電平的下降沿，所述第一PMOS管導通，所述第二NMOS管關斷，所述第一PMOS管的漏極電壓升高，所述第一PMOS管的漏極電壓高于所述第二PMOS管的閾值電壓，所述第二PMOS管關斷，所述外部電壓驅動所述第一NMOS管的漏極的輸出電壓為邏輯低電平。

7.根據權利要求1所述的輸入輸出接收電路，其特征在于，在所述外部電壓從邏輯低電平到邏輯高電平的上升沿，所述第一PMOS管關斷，所述第二NMOS管導通，所述第一PMOS管的漏極電壓經由所述第二NMOS管被拉低，在所述第一PMOS管的漏極電壓小于等于所述第二PMOS管的閾值電壓時，所述第二PMOS管導通，所述第三NMOS管關斷，所述第一電源電壓驅動所述第一NMOS管的漏極的輸出電壓的達到所述第一電源電壓。

8.根據權利要求7所述的輸入輸出接收電路，其特征在于，在所述外部電壓從高電平到低電平的下降沿，所述第一PMOS管導通，所述第二NMOS管關斷，所述第一PMOS管的漏極電壓升高，所述第一PMOS管的漏極電壓高于所述第二PMOS管的閾值電壓，所述第二PMOS管關斷，所述第三NMOS管導通，接地電壓驅動所述第一NMOS管的漏極的輸出電壓為低電平。

9.根據權利要求1至8中任一項所述的輸入輸出接收電路，其特征在于，還包括：

電平轉換單元，其輸入端耦接所述整形電路的輸出端和第二電源電壓，輸出端作為所述輸入輸出接收電路的輸出端，所述電平轉換單元適于對所述整形電路的輸出信號進行電平轉換。