[發(fā)明專利]FPGA芯片上電控制方法、電路及FPGA芯片

有效

• 申請?zhí)枺?/td>: 201610119093.9
• 申請日: 2016-03-02
• 公開（公告）號: CN105720958B
• 公開（公告）日: 2019-07-02
• 發(fā)明（設(shè)計）人: 包朝偉;許聰;林斗勛
• 申請（專利權(quán)）人: 浙江大學(xué);深圳市紫光同創(chuàng)電子有限公司
• 主分類號: H03K17/22
• 分類號: H03K17/22
• 代理公司: 深圳鼎合誠知識產(chǎn)權(quán)代理有限公司 44281
• 代理人: 江婷;李發(fā)兵

本發(fā)明公開了一種FPGA芯片上電控制方法、電路及FPGA芯片，設(shè)置電壓選擇器，將該電壓選擇器的輸入端分別與SRAM電源和FPGA芯片內(nèi)部核心模塊電源相連，輸出端分別與FPGA芯片的各SRAM相連；在FPGA芯片上電過程中，通過電壓選擇器從SRAM電源和FPGA芯片內(nèi)部核心模塊電源中選擇輸出電壓大的一個作為各SRAM的清零電平，對各SRAM進(jìn)行清零操作。本發(fā)明通過設(shè)置電壓選擇器，在FPGA芯片上電過程中保證使用較高電平進(jìn)行清零，而不管該電平是core(內(nèi)部核心模塊)輸出的電平還是SRAM輸出的電平，可避免在SRAM上電完成之前未對各SRAM完成清零的情況發(fā)生，因此清零動作可在很低電源電壓的時候就開始進(jìn)行，因此功耗非常小，使得FPGA芯片上電過程中一直處于低功耗狀態(tài)。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA芯片(Field－Programmable Gate Array，現(xiàn)場可編程門陣列)領(lǐng)域，具體涉及一種FPGA芯片上電控制方法、電路及FPGA芯片。

背景技術(shù)

在FPGA芯片上電過程中，需要在上電完成之前完成對SRAM(Static RandomAccess Memory，靜態(tài)隨機訪問存儲器)進(jìn)行清零。目前，通常的上電清零，是直接使用FPGA芯片內(nèi)部的core(內(nèi)部核心模塊)輸出的電平作為清點電平對FPGA芯片內(nèi)部的各SRAM進(jìn)行清零操作。但是SRAM往往是單獨供電，和內(nèi)部的電源不同，因此SRAM與core的上電速度可能不同。目前在采用core輸出的電平作為清點電平，并沒有考慮相互獨立的電壓上電順序速度會可能存在差別，如果SRAM上電較快，core(內(nèi)部核心)電壓上電較慢，則無法在SRAM上電完成之前及時對各SRAM的清零，導(dǎo)致內(nèi)部邏輯混亂、IO狀態(tài)混亂，從而產(chǎn)生較大的功耗。

另外，目前在FPGA芯片上電完成之后，通常是將各SRAM的地址線同時關(guān)閉，由于FPGA芯片中SRAM很多，同時關(guān)閉則必然會產(chǎn)生很大的電流。

發(fā)明內(nèi)容

本發(fā)明要解決的主要技術(shù)問題是，提供一種FPGA芯片上電控制方法、電路及FPGA芯片，解決現(xiàn)有FPGA芯片上電過程中使用core輸出的電平作為清點電平可能導(dǎo)致產(chǎn)生較大功耗的問題。

為了解決上述問題，本發(fā)明提供了一種FPGA芯片上電控制電路，包括：電壓選擇器，所述電壓選擇器的輸入端分別與SRAM電源和FPGA芯片內(nèi)部核心模塊電源相連，輸出端分別與所述FPGA芯片的各SRAM相連；在FPGA芯片上電過程中，所述電壓選擇器從所述SRAM電源和FPGA芯片內(nèi)部核心模塊電源中選擇輸出電壓大的一個作為所述各SRAM的清零電平。

在本發(fā)明的一種實施例中，所述電壓選擇器包括輸入電路、比較電路和輸出電路；

所述輸入電路用于分別與所述SRAM電源和FPGA芯片內(nèi)部核心模塊電源連接；

所述比較電路用于比較所述SRAM電源和FPGA芯片內(nèi)部核心模塊電源的輸出電壓，從中選擇出較大的一個電壓作為所述各SRAM的清零電平；

所述輸出電路用于將所述清零電平輸出給所述各SRAM。

在本發(fā)明的一種實施例中，所述比較電路包括SRAM電源控制信號產(chǎn)生電路，F(xiàn)PGA芯片內(nèi)部核心模塊電源控制信號產(chǎn)生電路以及開關(guān)電路；所述開關(guān)電路包含SRAM電源開關(guān)子電路和FPGA芯片內(nèi)部核心模塊電源開關(guān)子電路；

所述SRAM電源開關(guān)子電路的輸入端通過所述輸入電路與SRAM電源連接，輸出端通過所述輸出電路與所述各SRAM連接，輸入端與輸出端之間串聯(lián)有第一開關(guān)器件，所述第一開關(guān)器件的控制端與所述SRAM電源控制信號產(chǎn)生電路輸出端連接；

所述FPGA芯片內(nèi)部核心模塊電源開關(guān)子電路的輸入端通過所述輸入電路與FPGA芯片內(nèi)部核心模塊電源連接，輸出端通過所述輸出電路與所述各SRAM連接，輸入端與輸出端之間串聯(lián)有第二開關(guān)器件，所述第二開關(guān)器件的控制端與所述FPGA芯片內(nèi)部核心模塊電源控制信號產(chǎn)生電路輸出端連接。