[發(fā)明專利]一種多目標(biāo)的高速debug電路

有效

• 申請?zhí)枺?/td>: 201610113098.0
• 申請日: 2016-02-29
• 公開（公告）號(hào): CN105760322B
• 公開（公告）日: 2019-03-12
• 發(fā)明（設(shè)計(jì)）人: 廖裕民;蘇培源
• 申請（專利權(quán)）人: 福州瑞芯微電子股份有限公司
• 主分類號(hào): G06F13/38
• 分類號(hào): G06F13/38
• 代理公司: 福州市鼓樓區(qū)京華專利事務(wù)所(普通合伙) 35212
• 代理人: 彭龍

本發(fā)明提供一種多目標(biāo)的高速debug電路，包括多核CPU系統(tǒng)、時(shí)間信息單元、時(shí)間信息控制單元、debug信息采集單元、ATB協(xié)議轉(zhuǎn)化單元、ATB混合單元、接口控制單元、配置總線以及協(xié)議解析單元；由時(shí)間信息單元為多核CPU系統(tǒng)的每個(gè)CPU和cache電路帶上時(shí)間信息，再依次通過debug信息采集單元、ATB協(xié)議轉(zhuǎn)化單元，所述ATB協(xié)議轉(zhuǎn)化單元、ATB混合單元和接口控制單元將debug信息導(dǎo)出至芯片的可觀測IO；所述協(xié)議解析單元通過配置總線分別控制所有模塊。本發(fā)明可以實(shí)現(xiàn)多核cpu之間的交互設(shè)置多核cpu之間的信息交互輸出,同時(shí)除了指令指針外,還可以實(shí)時(shí)打印處理的輸出和cpu狀態(tài).完全可以滿足當(dāng)前高速發(fā)展的高性能soc芯片的需求。

技術(shù)領(lǐng)域

本發(fā)明涉及一種SOC芯片，特別涉及一種SOC芯片的高速debug電路。

背景技術(shù)

隨著SOC芯片技術(shù)的快速發(fā)展，CPU運(yùn)行速度越來越快，對芯片的debug提出了更高的要求。

在傳統(tǒng)的設(shè)計(jì)中，由于芯片整體較為簡單和debug只需要設(shè)置斷點(diǎn)和打印debug指針信息即可，但是隨著芯片的設(shè)計(jì)復(fù)雜化，性能和運(yùn)行速度也越來越高，傳統(tǒng)的debug設(shè)計(jì)方法已經(jīng)不能滿足高性能soc芯片的需求，速度太慢，打印的信息太少，因此需要進(jìn)一步地改進(jìn)。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問題，在于提供一種多目標(biāo)的高速debug電路，可以實(shí)現(xiàn)多核CPU之間的交互設(shè)置多核CPU之間的信息交互輸出，同時(shí)除了指令指針外，還可以實(shí)時(shí)打印處理的輸出和CPU狀態(tài)。完全可以滿足當(dāng)前高速發(fā)展的高性能soc芯片的需求。

本發(fā)明是這樣實(shí)現(xiàn)的：一種多目標(biāo)的高速debug電路，包括一多核CPU系統(tǒng)、復(fù)數(shù)個(gè)時(shí)間信息單元、一時(shí)間信息控制單元、復(fù)數(shù)個(gè)debug信息采集單元、復(fù)數(shù)個(gè)ATB協(xié)議轉(zhuǎn)化單元、一ATB混合單元、一接口控制單元、配置總線以及協(xié)議解析單元；所述多核CPU系統(tǒng)包括復(fù)數(shù)個(gè)CPU和一cache電路，每個(gè)CPU和cache電路均分別連接一所述時(shí)間信息單元和一debug信息采集單元；

所述時(shí)間信息控制單元分別連接復(fù)數(shù)個(gè)時(shí)間信息單元、ATB混合單元和接口控制單元；所述復(fù)數(shù)個(gè)debug信息采集單元均對應(yīng)連接一ATB協(xié)議轉(zhuǎn)化單元，所述復(fù)數(shù)個(gè)ATB協(xié)議轉(zhuǎn)化單元均通過所述ATB混合單元和接口控制單元依次連接至芯片的可觀測IO；所述協(xié)議解析單元通過所述配置總線分別連接所述復(fù)數(shù)個(gè)時(shí)間信息單元、所述復(fù)數(shù)個(gè)debug信息采集單元、所述ATB混合單元以及所述接口控制單元；

所述高速debug電路的工作流程如下:

(1)、電路上電并進(jìn)入debug模式后，所述jtag協(xié)議解析單元控制所述配置總線將所有的所述時(shí)間信息單元和所述時(shí)間信息控制單元進(jìn)行初始化；設(shè)置CPU的優(yōu)先級，同時(shí)設(shè)置所述接口控制單元的輸出優(yōu)先級，設(shè)置多核CPU之間的優(yōu)先級斷點(diǎn)；配置debug信息采集單元；

(2)、當(dāng)CPU開始工作后，每個(gè)CPU一旦出現(xiàn)程序指針變化，或者讀寫操作，對應(yīng)的debug信息采集單元就會(huì)采集一次該CPU的debug信息，包括運(yùn)行指針，運(yùn)行程序內(nèi)容，讀取和寫入數(shù)據(jù)的值，并和時(shí)間信息產(chǎn)生單元送來的時(shí)間信息值一起送往debug信息采集單元，同時(shí)，所述cache電路的每次內(nèi)部數(shù)據(jù)變化也會(huì)將對應(yīng)的地址和新的數(shù)據(jù)送往對應(yīng)的debug信息采集單元；

(3)、所述時(shí)間信息單元會(huì)產(chǎn)生時(shí)間信息送往CPU，同時(shí)會(huì)將CPU每個(gè)動(dòng)作的時(shí)間信息送往時(shí)間信息控制單元，實(shí)現(xiàn)以下功能:

A)產(chǎn)生時(shí)間信息給CPU，讓每個(gè)CPU行為產(chǎn)生debug信息數(shù)據(jù)時(shí)帶上時(shí)間信息，以保證在最后輸出還原debug信息時(shí)能得到多核CPU之間每個(gè)指令執(zhí)行的先后順序信息；

B)在設(shè)置多核CPU之間的先后執(zhí)行的優(yōu)先級斷點(diǎn)debug約束時(shí)，讓有先后執(zhí)行約束的CPU中后執(zhí)行的CPU等待前面執(zhí)行的CPU完成指令后再開始后續(xù)指令的執(zhí)行；具體為：