[發明專利]一種多目標的高速debug電路

有效

• 申請號: 201610113098.0
• 申請日: 2016-02-29
• 公開（公告）號: CN105760322B
• 公開（公告）日: 2019-03-12
• 發明（設計）人: 廖裕民;蘇培源
• 申請（專利權）人: 福州瑞芯微電子股份有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 福州市鼓樓區京華專利事務所(普通合伙) 35212
• 代理人: 彭龍

1.一種多目標的高速debug電路，其特征在于：包括一多核CPU系統、復數個時間信息單元、一時間信息控制單元、復數個debug信息采集單元、復數個ATB協議轉化單元、一ATB混合單元、一接口控制單元、配置總線以及一jtag協議解析單元；

所述多核CPU系統包括復數個CPU和一cache電路，每個CPU和cache電路均分別連接一所述時間信息單元和一debug信息采集單元；所述時間信息控制單元分別連接復數個時間信息單元、ATB混合單元和接口控制單元；

所述復數個debug信息采集單元均對應連接一ATB協議轉化單元，所述復數個ATB協議轉化單元均通過所述ATB混合單元和接口控制單元依次連接至芯片的可觀測IO；所述jtag協議解析單元通過所述配置總線分別連接所述復數個時間信息單元、所述復數個debug信息采集單元、所述ATB混合單元以及所述接口控制單元；

所述高速debug電路的工作流程如下:

(1)、電路上電并進入debug模式后，所述jtag協議解析單元控制所述配置總線將所有的所述時間信息單元和所述時間信息控制單元進行初始化；設置CPU的優先級，同時設置所述接口控制單元的輸出優先級，設置多核CPU之間的優先級斷點；配置debug信息采集單元；

(2)、當CPU開始工作后，每個CPU一旦出現程序指針變化，或者讀寫操作，對應的debug信息采集單元就會采集一次該CPU的debug信息，包括運行指針，運行程序內容，讀取和寫入數據的值，并和時間信息產生單元送來的時間信息值一起送往debug信息采集單元，同時，所述cache電路的每次內部數據變化也會將對應的地址和新的數據送往對應的debug信息采集單元；

(3)、所述時間信息單元會產生時間信息送往CPU，同時會將CPU每個動作的時間信息送往時間信息控制單元，實現以下功能:

A)產生時間信息給CPU，讓每個CPU行為產生debug信息數據時帶上時間信息，以保證在最后輸出還原debug信息時能得到多核CPU之間每個指令執行的先后順序信息；

B)在設置多核CPU之間的先后執行的優先級斷點debug約束時，讓有先后執行約束的CPU中后執行的CPU等待前面執行的CPU完成指令后再開始后續指令的執行；具體為：

在沒有收到時間信息控制單元送來的先執行CPU指令完成標志前，后執行的CPU已經完成指令執行，則會停止指令運行去等待標志信息，直到先執行CPU指令完成后，所述時間信息單元將先執行指令的CPU完成指令的標志送往所述時間信息控制單元，所述時間信息控制單元再將標志分發到后執行的那些CPU中，讓其開始執行后續指令；

C)在debug信息數據過大想節省debug數據帶寬，或者用戶不希望導出某些debug源的信息時，通過所述時間信息控制單元控制所述ATB混合單元對相應的通道不進行ATB混合操作，從而實現屏蔽某個debug源數據，同時也能設置屏蔽的時間段，所述ATB混合單元會根據所述時間信息單元的時間信息來判斷屏蔽通道對應的時間信息是否在設置時間段內來決定是否評估該通道；

(4)、所述debug信息采集單元收到所有debug信息后，根據配置將信息打包送往所述ATB協議轉換單元轉為ATB協議數據；數據打包時將時間信息、運行指針、運行程序、讀數據、寫數據等信息根據配置進行打包，如果配置某些數據不打包則將這些數據不做打包處理，以實現根據用戶需求進行數據保密保護和節省debug數據帶寬的目標；

(5)、復數個ATB協議轉換單元再送往所述ATB混合單元進行混合，在混合時會根據時間信息控制單元設置的關閉通道和關閉通道時間段來將屏蔽通道ATB信息不混合入最終的debug數據流中；

(6)、debug數據流根據時間信息控制單元的控制進行輸出，時間信息控制單元通過配置來控制輸出的時間段，以根據用戶需求在關鍵指令或者程序段執行時進行關鍵信息保護。

2.根據權利要求1所述的一種多目標的高速debug電路，其特征在于：所述多核CPU系統、復數個時間信息單元、時間信息控制單元、復數個debug信息采集單元、ATB協議轉化單元、ATB混合單元、接口控制單元、配置總線以及協議解析單元均設置于芯片的內部；

所述芯片的外部還設置有一ATB解混合單元和復數個ATB協議解析單元，所述芯片的可觀測IO通過該ATB解混合單元分別連接至復數個ATB協議解析單元，該復數個ATB協議解析單元均連接至電腦。

3.根據權利要求1所述的一種多目標的高速debug電路，其特征在于：還包括其他模塊，所述其他模塊為gpu或video_decoder，該其他模塊依次通過一時間信息單元、一debug信息采集單元連接至ATB協議轉化單元。