[發明專利]支持帶三個源操作數的加法指令的處理器及含該指令的介質

有效

• 申請號: 201610109088.X
• 申請日: 2010-12-21
• 公開（公告）號: CN105786446B
• 公開（公告）日: 2018-04-13
• 發明（設計）人: V·戈帕爾;J·D·吉爾福德;G·M·沃爾里齊;W·K·費格哈利;E·奧茲圖科;M·G·迪克森;S·P·米萊克斯;B·L·托爾;M·洛克西金;M·C·戴維斯;A·法希
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 錢慰民

本申請是申請號為201010618037.2、申請日為2010年12月21日、發明名稱為“用于將三個源操作數相加的加法指令”的發明專利申請的分案申請。

技術領域

各種不同實施例涉及加法指令、執行這些指令的方法、用于執行這些指令的執行單元、或納入此類執行單元的設備。具體而言，各種不同實施例涉及用于執行帶進位的三路加法的加法指令、執行這些指令的方法、用于執行這些指令的執行單元、或納入此類執行單元的設備。

背景技術

指令集架構(ISA)中通常包括加法指令。加法指令允許設備將數據相加或求和。

已知加法指令包括加法指令ADD以及帶進位加法指令ADC，這兩者皆在64and IA-32Architectures Software Developer’s Manual Volume 2A: Instruction Set Reference,A-M,Order Number:253666-032US,September 2009 (64和IA-32架構軟件開發者手冊第2A卷：指令集參考，A-M，序號： 253666-032US，2009年9月)以及各種舊手冊中描述。

ADD和ADC指令各自僅能將兩個操作數相加。在某些情形中，這可能具有缺點。

由于快速和高效處理數據的重要性，新的和不同的加法指令將是有用的。

附圖說明

通過參考用來說明本發明的實施例的以下描述和附圖，可最好地理解本發明。在附圖中：

圖1是處理加法指令的一實施例的方法的實施例的流程框圖。

圖2是指令處理裝置的示例實施例的框圖。

圖3是示出可用于存儲加法指令的實施例的總和的寄存器和多個標志的組合的實施例的框圖。

圖4示出適用于各個實施例的各種無符號整數數值數據類型。

圖5是對帶標志加法指令的實施例作出響應的執行單元的實施例的框圖。

圖6示出表示具有多個標志的標志寄存器的示例實施例的EFLAGS寄存器。

圖7示出合適的32位通用寄存器集的示例實施例。

圖8示出合適的64位通用寄存器集的示例實施例。

圖9示出表示加法指令的特定示例實施例的ADD3指令的描述。

圖10示出表示加法指令的特定示例實施例的ADD3指令的偽代碼中的操作。

圖11示出表示帶標志加法指令的特定示例實施例的ADOC3指令的描述。

圖12示出表示帶標志加法指令的特定示例實施例的ADOC3指令的偽代碼中的操作。

圖13示出256位無符號整數的實施例，其被存儲為各自存儲在四個相應寄存器之一中的4個四字無符號整數。

圖14示出256位四字無符號整數乘以64位無符號整數的乘法，以及用 ADD/ADC指令進行相關聯部分積的求和。

圖15示出256位四字無符號整數乘以64位無符號整數的乘法，以及用根據一個或多個實施例的ADD3/ADOC3指令進行相關聯部分積的求和。

圖16是具有與整數乘法指令的隱式目標操作數相同的隱式源操作數的加法指令的實施例的框圖。

圖17是合適的計算機系統的第一示例實施例的框圖。

圖18是合適的計算機系統的第二示例實施例的框圖。

具體實施方式

在以下描述中，闡述了眾多具體細節，諸如指令實現細節、數據類型、寄存器類型、寄存器安排、處理器類型、系統配置等。然而應理解，本發明的實施例在沒有這些具體細節的情況下也可實踐。在其他實例中，公知的電路、結構和技術未被詳細示出以免混淆對本描述的理解。

各實施例涉及能夠將三個操作數相加在一起的新且有用的加法指令。其他實施例涉及用于執行這些加法指令的執行單元。再其他實施例涉及具有此類執行單元或能夠執行此類指令的通用處理器、專用處理器、控制器、或其他邏輯器件或指令處理裝置。進一步的實施例涉及存儲在盤、存儲器、或其他有形機器可讀介質上的加法指令。

圖1是處理加法指令的實施例的方法100的實施例的流程框圖。在各種實施例中，該方法可由通用處理器、專用處理器(例如，圖形處理器或數字信號處理器)、硬件加速器(例如，加密加速器)、或其他類型的邏輯器件或指令處理裝置來執行。

在框102，可在處理器或其他指令處理裝置上接收加法指令。加法指令可指示第一源操作數、第二源操作數和第三源操作數。