[發明專利]支持帶三個源操作數的加法指令的處理器及含該指令的介質

有效

• 申請號: 201610109088.X
• 申請日: 2010-12-21
• 公開（公告）號: CN105786446B
• 公開（公告）日: 2018-04-13
• 發明（設計）人: V·戈帕爾;J·D·吉爾福德;G·M·沃爾里齊;W·K·費格哈利;E·奧茲圖科;M·G·迪克森;S·P·米萊克斯;B·L·托爾;M·洛克西金;M·C·戴維斯;A·法希
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 錢慰民

1.一種處理器，用于處理所述處理器的指令集的加法指令，所述處理器包括：

解碼單元，用于解碼所述加法指令，所述加法指令指示第一源操作數、第二源操作數和第三源操作數；以及

與所述解碼單元耦合的執行單元，所述執行單元用于響應于所述加法指令而存儲要使用所述第一源操作數、所述第二源操作數和所述第三源操作數來計算的總和，其中所述總和要被部分地存儲于所述加法指令的目的地存儲位置中、以及部分地存儲于并非所述目的地存儲位置的寄存器的多個位中，其中所述總和的次高有效位要被存儲于所述多個位中的第一位中，且所述總和的最高有效位要被存儲于所述多個位中的第二位中。

2.如權利要求1所述的處理器，其特征在于，所述執行單元用于響應于所述加法指令而將所述總和部分地存儲于作為所述第一位的進位標志中、以及部分地存儲于作為所述第二位的第二標志中。

3.如權利要求2所述的處理器，其特征在于，所述第二標志包括用途變更的架構標志。

4.如權利要求2所述的處理器，其特征在于，所述第二標志包括溢出標志。

5.如權利要求1所述的處理器，其特征在于，所述執行單元用于響應于所述加法指令而存儲以下的總和：所述第一源操作數、所述第二源操作數和所述第三源操作數，加上所述多個位的算術組合。

6.如權利要求5所述的處理器，其特征在于，所述多個位的算術組合包括：所述第一位，加上二乘以所述第二位的乘積。

7.如權利要求1所述的處理器，其特征在于，所述執行單元用于響應于所述加法指令而存儲以下的總和：所述第一源操作數、所述第二源操作數和所述第三源操作數，加上多個標志的算術組合，

其中所述多個標志包括作為所述多個位之一的溢出標志，且其中多個源操作數包括無符號整數。

8.如權利要求1至7的任一項所述的處理器，其特征在于，所述解碼單元用于解碼所述加法指令，所述加法指令將所述第一源操作數、所述第二源操作數和所述第三源操作數的其中之一隱式地指示、但非顯式地指定為一寄存器，該一寄存器要被隱式地指示、但非顯式地指定為所述指令集的整數乘法指令的目的地操作數。

9.如權利要求1至7的任一項所述的處理器，其特征在于，所述解碼單元用于解碼所述加法指令，所述加法指令用于指示具有無符號整數的源操作數，所述無符號整數具有32位和64位之一的大小。

10.如權利要求1至7的任一項所述的處理器，其特征在于，所述處理器是多核通用微處理器，所述執行單元被包括在該多核通用微處理器的核內。

11.如權利要求1至7的任一項所述的處理器，其特征在于，所述執行單元被包括在專用加密設備內。

12.如權利要求1至7的任一項所述的處理器，其特征在于，所述第一源操作數、所述第二源操作數和所述第三源操作數包括無符號整數。

13.一種用于處理加法指令的處理器，所述處理器包括：

解碼單元，用于解碼所述加法指令，所述加法指令指示第一源操作數、第二源操作數和第三源操作數，所述第一源操作數、所述第二源操作數和所述第三源操作數的每一者具有無符號整數；以及

與所述解碼單元耦合的執行單元，所述執行單元用于響應于所述加法指令而將一總和部分地存儲于所述加法指令的目的地操作數中且部分地存儲于并非所述目的地存儲位置的寄存器的多個位中，其中要使用所述第一源操作數、所述第二源操作數和所述第三源操作數以及所述多個位的組合來計算出所述總和。

14.如權利要求13所述的處理器，其特征在于，

所述多個位對應于多個標志，

所述執行單元可用于存儲以下的總和：所述第一源操作數、所述第二源操作數和所述第三源操作數，加上多個標志中的第一標志，并且加上二乘以所述多個標志中的第二標志的乘積。

15.如權利要求13至14的任一項所述的處理器，其特征在于，所述多個位之一是進位標志。

16.如權利要求13至14的任一項所述的處理器，其特征在于，所述多個位之一是溢出標志。

17.如權利要求13至14的任一項所述的處理器，其特征在于，所述寄存器包括狀態寄存器。