[發明專利]一種檢測最終時鐘輸出的延遲鎖相環和占空比矯正電路

在審

• 申請號: 201610108676.1
• 申請日: 2016-02-26
• 公開（公告）號: CN105577173A
• 公開（公告）日: 2016-05-11
• 發明（設計）人: 郭曉鋒
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/085
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 陸萬壽

一種檢測最終時鐘輸出的延遲鎖相環和占空比矯正電路，包括DLL電路、DCC電路、時鐘傳輸電路和占空比檢測電路；DLL電路的輸入端連接輸入時鐘，輸出端連接DCC電路的時鐘輸入端；DCC電路的時鐘輸出端連接時鐘傳輸電路的輸入端，占空比檢測電路的輸入端連接時鐘傳輸電路的輸出端，占空比檢測電路的輸出端連接DCC電路的控制端。本發明中，由于DCC電路受占空比檢測電路的控制，而占空比檢測電路檢測的是系統最終的輸出時鐘，所以可以保證系統最終輸出時鐘的占空比為50％。

技術領域

本發明涉及一種延遲鎖相環和占空比矯正電路。

背景技術

延遲鎖相環(DLL)和占空比矯正(DCC)電路廣泛用于微處理器、存儲器接口、芯片之間的接口和大規模集成電路的時鐘分布網絡。DLL用于時鐘同步來解決時鐘的偏斜問題，使得芯片內部或芯片之間的時鐘延遲有足夠的余量，從而提高系統的時序功能。DCC用于調整時鐘的占空比(通常為50％)，使時鐘的上升沿和下降沿都可用于采樣數據，從而提高信號的傳輸速率。DLL電路和DCC電路經常會在各種應用系統中配合使用，例如包含雙倍數據率同步動態隨機存取存儲器(DDR SDRAM)的半導體存儲器件。

請參閱圖1所示，傳統的DLL和DCC電路：

傳統的DLL和DCC電路通常存在于系統的時鐘路徑，對系統輸入時鐘進行同步和占空比矯正，再通過時鐘傳輸電路輸出系統的最終輸出時鐘。

傳統DLL和DCC電路工作原理：輸入時鐘首先經過DLL電路進行時鐘同步，然后通過DCC電路完成占空比矯正，輸出50％占空比的同步時鐘，再通過時鐘傳輸電路輸出系統的最終輸出時鐘。

傳統DLL和DCC電路缺點：在此結構中，輸入時鐘首先經過了DLL和DCC電路，得到占空比50％的同步時鐘。但當DCC輸出時鐘傳入至時鐘傳輸電路時，由于受到工藝溫度等客觀因素的影響，時鐘的傳輸會產生占空比失真，故整個系統的最終輸出時鐘不再能保證為精確的50％占空比。

針對此問題的傳統DLL和DCC電路解決方案及缺陷:針對最終輸出時鐘不能保證精確50％占空比的問題，傳統的解決方案如圖2所示。此方案將DCC電路和時鐘傳輸電路換位，由于輸入時鐘首先經過DLL電路和時鐘傳輸電路，最后經過DCC電路進行占空比矯正，故可以保證系統最終輸出時鐘為50％占空比。但此結構由于在時鐘占空比矯正前延長了輸入時鐘的傳輸路徑，故增加了輸入時鐘在傳輸中丟失的可能性，且這種丟失的可能性隨著現階段系統時鐘頻率的增大越來越突出。

傳統DCC電路工作原理介紹：請參閱圖3所示，DCC電路由兩個相同的延遲鏈(DCC延遲鏈1和DCC延遲鏈2)、鑒相器、控制器和上升沿觸發電路組成。

DCC輸入時鐘000通過兩個相同的延遲鏈得到時鐘360。DCC輸入時鐘000和時鐘360輸入到鑒相器，受鑒相器輸出和控制器的控制，DCC延遲鏈1和DCC延遲鏈2會自動調整延時時間，最終穩定到時鐘360上升沿和輸入時鐘000的下個周期上升沿對齊。達到穩態之后，由于輸入時鐘000的上升沿和時鐘360的上升沿相差一個周期(tclk)，故可知DCC延遲鏈1的輸出時鐘(時鐘180)的上升沿必然和輸入時鐘000的上升沿相差半個周期。這樣，DCC輸入時鐘000和時鐘180經過上升沿觸發電路后，便可得到一個占空比50％的輸出時鐘信號。

傳統的DLL和DCC電路由于結構和后續時鐘傳輸電路的影響，其通常存在不能保證最終輸出時鐘占空比精確到50％的缺陷。

發明內容

本發明的目的在于提供一種檢測最終時鐘輸出的延遲鎖相環和占空比矯正電路，以解決上述技術問題。

為了實現上述目的，本發明采用如下技術方案：

一種檢測最終時鐘輸出的延遲鎖相環和占空比矯正電路，包括DLL電路、DCC電路、時鐘傳輸電路和占空比檢測電路；