[發明專利]一種檢測最終時鐘輸出的延遲鎖相環和占空比矯正電路

在審

• 申請號: 201610108676.1
• 申請日: 2016-02-26
• 公開（公告）號: CN105577173A
• 公開（公告）日: 2016-05-11
• 發明（設計）人: 郭曉鋒
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/085
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 陸萬壽

1.一種檢測最終時鐘輸出的占空比矯正電路，其特征在于，包括DLL電路、DCC電路、時鐘傳輸電路和占空比檢測電路；

DLL電路的輸入端連接輸入時鐘，輸出端連接DCC電路的時鐘輸入端；DCC電路的時鐘輸出端連接時鐘傳輸電路的輸入端，占空比檢測電路的輸入端連接時鐘傳輸電路的輸出端，占空比檢測電路的輸出端連接DCC電路的控制端；

占空比檢測電路由單端轉雙端電路、電平檢測電路和比較器依次連接組成；占空比檢測電路的輸入為時鐘傳輸電路最終輸出的輸出時鐘，輸出時鐘經過單端轉雙端電路轉換為差分的時鐘信號LDCCR和LDCCF，此差分時鐘信號通過電平檢測電路來檢測其高電平和低電平持續時間，生成代表高電平和低電平有效時間的電壓模擬信號LCMPR和LCMPF，將此對電壓信號送入比較器進行比較，產生代表占空比是否大于50％的DCC控制信號。

2.根據權利要求1所述的一種檢測最終時鐘輸出的占空比矯正電路，其特征在于，占空比檢測電路用于對時鐘傳輸電路最終輸出時鐘的占空比進行檢測，輸出代表占空比是否大于50％的DCC控制信號，此控制信號輸入至DCC電路對時鐘占空比進行調整，達到系統最終輸出時鐘為50％占空比的穩態。

3.根據權利要求1所述的一種檢測最終時鐘輸出的占空比矯正電路，其特征在于，DCC電路包括控制器和DCC延遲鏈；占空比檢測電路輸出的DCC控制信號輸入至控制器，通過控制器中的邏輯運算控制DCC延遲鏈的上升沿和下降沿的偏移延時時間，進行時鐘占空比的調節，使占空比檢測電路所檢測時鐘占空比為50％。

4.根據權利要求1所述的一種檢測最終時鐘輸出的占空比矯正電路，其特征在于，電平檢測電路包括PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、NMOS管N1、NMOS管N2、NMOS管N3、電容C1和電容C2；

PMOS管P1的源極連接電源；漏極連接PMOS管P2和源極和PMOS管P3的源極；PMOS管P1的柵極連接電壓偏置信號PBIAS；PMOS管P2的漏極、PMOS管P4的源極、NMOS管N1的漏極和電容C1的正極共接；PMOS管P3的漏極、PMOS管P4的漏極、NMOS管N2的漏極和電容C2的正極共接；電容C1的負極和電容C2的負極接地；NMOS管N1的源極和NMOS管N2的源極連接NMOS管N3的漏極，NMOS管N3的源極接地；輸入信號LDCCR連接PMOS管P2的柵極和NMOS管N1的柵極；輸入信號LDCCF連接PMOS管P3的柵極和NMOS管N2的柵極；NMOS管N3的柵極連接電壓偏置信號NBIAS，PMOS管P4的柵極連接檢測電路的使能信號EN。