[發明專利]半導體封裝結構及其制作方法

有效

• 申請號: 201610104782.2
• 申請日: 2016-02-25
• 公開（公告）號: CN106816388B
• 公開（公告）日: 2019-04-30
• 發明（設計）人: 陳憲章
• 申請（專利權）人: 南茂科技股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/56;H01L23/31
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 馬雯雯;臧建明

本發明提供一種半導體封裝結構及其制作方法。其制作方法，包括以下步驟。提供封裝基板。封裝基板包括介電層、第一金屬層以及第二金屬層。圖案化第二金屬層，以形成線路層。形成阻焊層于線路層上，并局部覆蓋線路層。配置載板于線路層與阻焊層上。移除介電層與第一金屬層，以暴露出線路層。移除位于第一接點與第二接點之間的部分線路層，以暴露出阻焊層上的溝渠。使芯片電性連接于線路層。形成封裝膠體于線路層與阻焊層上，并包覆芯片。移除載板。本發明的半導體封裝結構的制作方法制作所得的半導體封裝結構不具有核心層，因此半導體封裝結構的整體厚度得以縮減，進而符合微型化的發展需求。

技術領域

本發明涉及一種封裝結構及其制作方法，尤其涉及一種半導體封裝結構及其制作方法。

背景技術

在半導體產業中，集成電路(IC)的生產主要可分為三個階段：集成電路的設計、集成電路的制作以及集成電路的封裝。在晶圓的集成電路制作完成之后，晶圓的主動面配置有多個芯片接墊(die pad)。最后，由晶圓切割所得的裸芯片可通過芯片接墊電性連接于承載器(carrier)。通常而言，承載器可為導線架(lead frame)或封裝基板(packagesubstrate)，而芯片可通過打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式連接至承載器上，以使芯片的芯片接墊與承載器的接點電性連接，進而構成芯片封裝體。

芯片封裝體的整體厚度例如是封裝膠體的厚度、承載器的厚度以及外部端子的高度的總和。為滿足芯片封裝體微型化(miniaturization)的發展需求，常見的作法是減少承載器的厚度。然而，承載器的厚度的縮減有限，且會對其結構強度造成影響。因此，遂發展出無核心層(coreless)的承載器(例如基板)。

發明內容

本發明提供一種半導體封裝結構，其承載器不具有核心層，故能減薄整體厚度。

本發明提供一種半導體封裝結構的制作方法，其制作所得的半導體封裝結構能具有較薄的厚度。

本發明提出一種半導體封裝結構的制作方法，其包括以下步驟。提供封裝基板。封裝基板包括介電層、連接介電層的第一金屬層以及連接第一金屬層的第二金屬層，其中第一金屬層位于介電層與第二金屬層之間。圖案化第二金屬層，以形成線路層，其中線路層具有第一接點與第二接點。形成阻焊層于線路層上，并使阻焊層局部覆蓋線路層。配置載板于線路層與阻焊層上。移除介電層與第一金屬層，以暴露出線路層。移除位于第一接點與第二接點之間的部分線路層，以暴露出阻焊層上的溝渠。使芯片通過第一接點與第二接點電性連接于線路層。形成封裝膠體于線路層與阻焊層上，并使封裝膠體包覆芯片。移除載板。

本發明提出一種半導體封裝結構，其包括線路層、阻焊層、芯片、封裝膠體以及多個外部端子。線路層具有第一接點與第二接點。阻焊層局部覆蓋線路層，其中阻焊層暴露出第一接點與第二接點，且具有位于第一接點與第二接點之間的溝渠。芯片配置于線路層與阻焊層上，并通過第一接點與第二接點電性連接于線路層。芯片跨越溝渠的上方。封裝膠體配置于線路層與阻焊層上，并包覆芯片。這些外部端子分別配置于被阻焊層所暴露出的線路層上。

基于上述，由于通過本發明的半導體封裝結構的制作方法制作所得的半導體封裝結構不具有核心層，因此半導體封裝結構的整體厚度得以縮減，進而符合微型化的發展需求。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1A至圖1L是本發明一實施例的半導體封裝結構的制作流程的剖面示意圖；

圖1M是形成外部端子于圖1L的半導體封裝結構的剖面示意圖；

圖2A至圖2F是本發明另一實施例的半導體封裝結構的制作流程的剖面示意圖；

圖2G是形成外部端子于圖2F的半導體封裝結構的剖面示意圖。