[發明專利]用于高頻全數字鎖相環的高精度數字控制振蕩器

有效

• 申請號: 201610100414.0
• 申請日: 2016-02-24
• 公開（公告）號: CN105790761B
• 公開（公告）日: 2019-01-04
• 發明（設計）人: 蓋偉新;黃繼超
• 申請（專利權）人: 北京大學（天津濱海）新一代信息技術研究院
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 北京君尚知識產權代理事務所(普通合伙) 11200
• 代理人: 邱曉鋒

本發明涉及一種用于高頻全數字鎖相環的高精度數字控制振蕩器，包括電感、電容陣列以及差分耦合對管，所述電容陣列包括粗調電容陣列和精調電容陣列，所述精調電容陣列包括若干高精度電容單元，所述高精度電容單元包括三個MOM電容和兩個NMOS管，其中第三MOM電容分別與第一MOM電容和第二MOM電容的一端相連接，第一MOM電容和第二MOM電容的另一端分別與差分時鐘輸出連接，兩個NMOS管的漏極分別接在第三MOM電容兩端，兩個NMOS管的柵極短接且連接控制字，兩個NMOS管的源極短接且接地。本發明能夠達到比工藝庫中最小電容更小的最小有效電容值變化的設計要求，相比傳統的數字控制振蕩器具有明顯的優勢。

技術領域

本發明屬于高速數據通信集成電路的技術領域，所發明的新型高精度數字控制振蕩器能夠應用于各類數字鎖相環系統中，該高精度數字控制振蕩器能提高振蕩器電容精度，從而減小數控振蕩器的最小增益，抑制相位噪聲減小時鐘抖動。

背景技術

圖1為典型的全數字鎖相環系統，該系統主要由鑒頻鑒相器101、數字環路濾波器102、LC型數字控制振蕩器103以及分頻器104組成。參考時鐘105與分頻器104的輸出信號109經由鑒頻鑒相器101處理得到相位的超前/滯后信號106，該信號經由數字環路濾波器102處理后得到數字控制振蕩器103的控制字107，不同的控制字107與數字控制整蕩器輸出108的振蕩頻率一一對應，信號108經過分頻器104分頻后得到信號109，整個全數字鎖相環系統，通過改變信號108的頻率來調整信號108的相位，從而實現鎖相這一目的。通常，為了實現快速鎖相和精確鎖相這兩個目的，全數字鎖相環的鎖相過程分為兩個階段，分別是粗調階段和精調階段，粗調階段即為頻率追蹤階段，精調階段即為相位追蹤階段，在粗調階段，為了盡快將信號108的頻率鎖定在目標頻率，通常選擇較大的環路帶寬和較大的數字控振蕩器的增益，而在精調階段，為了減小時鐘抖動，使信號108的頻率和相位準確的穩定在目標值，選擇較小的環路帶寬和較小的數字控制振蕩器的增益。

對于LC型數字控制振蕩器的輸出頻率

通常在片上改變電感值是非常困難的，所以一般通過改變電容陣列的電容值來改變輸出頻率，當振蕩頻率接近目標頻率后，對上式做一階導數，得到

如果數控振蕩器的最小有效電容為ΔC_min，那么當電容的控制字發生變化時，振蕩器輸出頻率的變化大小可以表示為

則上式是該數控振蕩器的最高調頻精度，即為數控振蕩器的最小增益。因此當全數字鎖相環系統穩定在目標頻率附近后(即進入精調階段后)，其調頻精度主要由兩個因素決定：第一，當前接入LC回路的總電容大小，總電容值越大則調頻精度越高；第二，數控振蕩器最小有效電容值的大小，最小有效電容值越小則振蕩器的調頻精度越高。

隨著對于高速通信系統的需求，數據傳輸需要的時鐘頻率目前已達到幾個吉赫茲(GHz)或幾十吉赫茲，由上述公式可以看出，為了得到較高的頻率，電容電感陣列的乘積需要做到很小，這就決定了上式中f/C的比值會比較大，所以只能通過減小數控振蕩器最小有效電容值ΔC_min來減小數控振蕩器的最小增益。由于工藝限制，工藝庫中提供的最小電容值仍不能滿足需求，目前通常采用以下兩種方案來解決最小電容值得問題：方案一是最小電容不使用工藝庫中的電容，使用設計者自己搭建的電容；方案二是通過delta-sigma調制技術來控制可變電容器來實現更小的電容值。方案一面臨的問題是設計者自己搭建的電容很容易受到工藝偏差的影響而與設計指標不符，很難控制具體電容值；方案二雖然看似解決了最小電容值問題，但是這是通過采用模擬鎖相環的壓控振蕩器的方案來解決的，最終得到的是一個數字/電壓混合控制振蕩器結構，這將面臨壓控振蕩器所面臨的振蕩器增益線性度問題，而純粹的數字控制振蕩器卻有著極好的線性度，而且引入delta-sigma調制技術會帶來額外的功耗，所以這并不是一個完美的解決方案。

發明內容