[發明專利]用于測試事務性執行狀態的指令和邏輯

有效

• 申請號: 201610081188.6
• 申請日: 2013-06-19
• 公開（公告）號: CN105760140B
• 公開（公告）日: 2019-09-13
• 發明（設計）人: R·拉吉瓦爾;B·L·托爾;K·K·賴;M·C·梅爾騰;M·G·迪克森
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38;G06F9/46;G06F11/22
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜

1.一種處理器，包括：

多個多線程核，其中一個或多個所述多線程核用于對多個線程進行亂序指令執行，并且所述一個或多個所述多線程核包括：

指令取出邏輯，用于取出一個或多個所述線程的指令；

指令解碼單元，用于解碼所述指令；

寄存器重命名邏輯，用于重命名寄存器組內用于所述指令的一個或多個寄存器；

指令高速緩存，用于高速緩存待執行的一個或多個所述指令；

數據高速緩存，用于高速緩存用于所述指令的數據；

二級L2高速緩存單元，用于高速緩存一個或多個所述指令和用于所述指令的數據；

檢查點邏輯，用于響應于所述指令中用于發起包括事務性存儲器操作的事務性執行區域的第一指令，設置架構狀態的檢查點；

事務跟蹤邏輯，用于確定所述事務性執行區域的所述事務性存儲器操作是否導致沖突，其中所述事務跟蹤邏輯用于響應于確定存在沖突來調節一個或多個標志；

執行單元，用于：

執行所述指令中用于測試所述事務性執行區域的狀態的第二指令；

確定所述第二指令在所述事務性執行區域的上下文之內；以及

將標志寄存器設置為指示所述第二指令在所述事務性執行區域的上下文之內的值；以及

用于在確定不存在沖突之后原子地提交所述事務性存儲器操作或者在確定存在沖突之后回滾至設置有檢查點的架構狀態的邏輯。

2.如權利要求1所述的處理器，其特征在于，還包括將被兩個或更多個所述多線程核共享的共享高速緩存。

3.如權利要求1所述的處理器，其特征在于，所述執行單元還用于將標志寄存器設置為指示所述事務性執行區域的嵌套級的值。

4.如權利要求1所述的處理器，其特征在于，所述執行單元還用于將標志寄存器設置為指示所述事務性執行區域的可用內部緩沖器的數量或尺寸中至少一個的值。

5.如權利要求1所述的處理器，其特征在于，所述執行單元還用于將標志寄存器設置為指示用于特定存儲器單元的事務會溢出內部緩沖器并導致所述事務性執行區域執行中止的值。

6.如權利要求1所述的處理器，其特征在于，所述執行單元還用于響應于所述檢查點邏輯和所述事務跟蹤邏輯，將標志寄存器設置為指示對特定存儲器單元的訪問與另一個事務性執行區域的執行相沖突并且導致所述事務性執行區域執行中止的值。