[發明專利]半導體結構的形成方法

在審

• 申請號: 201610081038.5
• 申請日: 2016-02-04
• 公開（公告）號: CN105655286A
• 公開（公告）日: 2016-06-08
• 發明（設計）人: 沈思杰;張怡
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著集成電路高密度的發展趨勢，構成電路的器件更緊密地放置在芯片 中以適應芯片的可用空間。相應地，半導體襯底單位面積上有源器件的密度 不斷增加，因此器件之間的有效絕緣隔離變得更加重要。

淺溝槽隔離(ShallowTrenchIsolation，STI)技術具有良好的隔離效果(例 如：工藝隔離效果和電性隔離效果)，淺溝槽隔離技術還具有減少占用晶圓表 面的面積、增加器件的集成度等優點。因此，隨著集成電路尺寸的減小，器 件之間的隔離現主要采用淺溝槽隔離結構。

但是，現有技術的淺溝槽隔離結構容易引起半導體器件的電學性能的降 低。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，優化半導體器件 的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括如下步 驟：提供襯底，包括用于形成核心存儲電路的第一區域和用于形成外圍電路 的第二區域；在所述襯底上形成柵電極膜；在所述柵電極膜表面形成初始硬 掩膜；采用第一刻蝕工藝，刻蝕所述初始硬掩膜，形成硬掩膜并形成貫穿所 述初始硬掩膜的開口，所述開口包括位于所述第一區域的第一開口，以及位 于所述第二區域的第二開口，所述第一開口的線寬小于所述第二開口的線寬； 在所述第一開口中填充犧牲層；采用第二刻蝕工藝，刻蝕所述犧牲層和所述 第一開口底部的所述襯底，并沿所述第二開口刻蝕所述襯底，分別在所述第 一區域襯底內形成第一溝槽、在所述第二區域襯底內形成第二溝槽，所述第 一溝槽的深度小于所述第二溝槽的深度；在所述第一溝槽內形成第一隔離結 構，在所述第二溝槽內形成第二隔離結構。

可選的，所述硬掩膜的材料為氮化硅。

可選的，形成貫穿所述初始硬掩膜的開口的步驟中，所述第一刻蝕工藝 還刻蝕去除部分所述柵電極膜，形成的開口還位于所述柵電極膜的部分深度 內；或者，所述第一刻蝕工藝還刻蝕所述柵電極膜，形成的開口還貫穿所述 柵電極膜。

可選的，所述犧牲層的材料為氧化硅。

可選的，所述犧牲層的厚度為至

可選的，在所述第一開口中填充犧牲層的步驟中，所述犧牲層還覆蓋于 所述第二開口的側壁表面和底部表面；所述形成方法還包括：在所述第二刻 蝕工藝之前，去除所述第二開口內的犧牲層。

可選的，在所述第一開口內填充犧牲層的工藝為化學氣相沉積工藝。

可選的，所述第一溝槽的深度為至所述第二溝槽的深度為至

可選的，所述第一刻蝕工藝為等離子體干法刻蝕工藝；所述等離子體干 法刻蝕工藝的工藝參數包括：刻蝕氣體為CF₄和CH₂F₂，刻蝕氣體的氣體流量 為100sccm至110sccm，壓強為10mtorr至15mtorr，刻蝕功率為500W至600W， 刻蝕時間為10s至14s。

可選的，所述第二刻蝕工藝為等離子體干法刻蝕工藝；所述等離子體干 法刻蝕工藝的工藝參數包括：刻蝕氣體為HBr，刻蝕氣體的氣體流量為 100sccm至120sccm，壓強為15mtorr至18mtorr，刻蝕功率為550W至650W， 刻蝕時間為60s至70s。

與現有技術相比，本發明的技術方案具有以下優點：

本發明先在第一區域形成貫穿初始硬掩膜的第一開口，在第二區域形成 貫穿初始硬掩膜的第二開口，再在所述第一開口中填充犧牲層，形成所述第 一溝槽和第二溝槽的刻蝕工藝過程中，沿所述第一開口先刻蝕所述犧牲層再 刻蝕所述襯底，因此，在所述第一區域襯底內形成第一溝槽、在所述第二區 域襯底內形成第二溝槽后，可以獲得深度較小的第一溝槽以降低所述第一溝 槽的深寬比，避免第一隔離結構在形成過程中產生空隙，從而提高所述第一 隔離結構的形成質量，進而提高半導體器件的電學性能。

可選方案中，深度較小的第一溝槽對半導體器件電學性能的影響較小， 具有工藝兼容性。

附圖說明

圖1和圖2是現有技術半導體結構的形成方法一實施例對應的結構示意 圖；

圖3至圖10是本發明半導體結構的形成方法一實施例對應的結構示意 圖。

具體實施方式