[發明專利]一種單粒子加固FPGA分布式RAM的寫入時序匹配電路

有效

• 申請號: 201610080515.6
• 申請日: 2016-02-04
• 公開（公告）號: CN105761746B
• 公開（公告）日: 2018-09-11
• 發明（設計）人: 李學武;張彥龍;方新嘉;陳雷;張進成;趙元富;文治平;林彥君
• 申請（專利權）人: 北京時代民芯科技有限公司;北京微電子技術研究所
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 龐靜

本發明提出了一種單粒子加固FPGA分布式RAM的寫入時序匹配電路，包包括與門、單粒子加固觸發器、鏡像單粒子加固靜態隨機訪問存儲器、n級延時鏈、n選1多路選擇器、n位配置單元、反相器、傳輸門、單粒子瞬態濾波器、二選一選擇器、查找表單粒子加固靜態隨機訪問存儲器及其配置單元。FPGA的WR和EN信號依次通過與門、單粒子加固觸發器，得到選通信號，選通信號通過鏡像單粒子加固靜態隨機訪問存儲器、n級延時鏈和n選1多路選擇器組成的反饋回路。該電路可以自動測量分布式隨機訪問存儲器所需的寫入時間，并允許用戶開啟或關閉FPGA中單粒子瞬態濾波器時，通過編程n位配置單元的值調整數據寫入分布式RAM的寬度，實現SRAM型FPGA單粒子設計加固后的時序匹配。

技術領域

本發明屬于FPGA芯片設計領域，涉及一種單粒子加固FPGA分布式RAM的寫入時序匹配電路。

背景技術

FPGA在空間環境應用時，空間高能粒子穿過FPGA器件內部會引起電路節點上的瞬間電流，使配置存儲單元發生單粒子翻轉，某些區域的電路會產生局部功能錯誤、互聯線短路或斷路，使該區域的電路無法正常工作。單粒子加固FPGA可以利用加固技術在不影響FPGA電路正常工作的情況下，對容易發生翻轉的寄存器和存儲單元進行加固，大大增加存儲單元發生單粒子翻轉的難度，使得單粒子加固FPGA更加適應惡劣的太空輻射環境，延長其使用壽命。在單粒子打到電路中的某些節點時可能會造成瞬態電流，瞬態電流比正常工作的電流要大的多，但是持續時間比較短，所以可以通過使用單粒子瞬態濾波器過濾掉，單粒子加固FPGA中提供了可選的單粒子瞬態濾波器，可以根據不同的使用環境編程控制該濾波器的開啟和關閉，提高了單粒子FPGA的抗單粒子瞬態電流的能力。

單粒子加固FPGA包括輸入輸出端口(IOB)、可配置邏輯模塊(CLB)、塊存儲器(BRAM)、遍布整個芯片連接各個模塊的可編程互聯結構、配置存儲器陣列(CSRAM)、配置邏輯和配置接口。如圖1所示，輸入輸出端口(IOB)位于芯片的四周，可配置邏輯模塊(CLB)在內部按陣列排布，塊存儲器(BRAM)穿插在可配置邏輯模塊(CLB)中，時鐘模塊分布在3個角。SRAM型FPGA芯片在配置前不具備任何邏輯功能，通過加載用戶應用指定的配置數據進入內部的配置存儲器陣列(CSRAM)來完成配置。

除去FPGA中專用的邏輯模塊(例如加法器、乘法器等)，FPGA中實現的數學運算和組合邏輯功能通過可配置邏輯模塊(CLB)來實現。CLB可以通過配置實現常見的組合邏輯和時序邏輯功能，例如4輸入組合邏輯、分布式RAM、移位寄存器、累加器等。其中分布式RAM和移位寄存器功能是CLB的常見應用，利用CLB實現分布式RAM比BRAM更加靈活，使得設計更加靈活簡便，利用CLB實現移位寄存器功能相比使用寄存器串接起來更加節省資源和布線邏輯，CLB是利用LUT中的單粒子加固靜態隨機訪問存儲器DICE SRAM和額外的控制邏輯來實現分布式RAM和移位寄存器功能的。

相比作為查找表功能的SRAM中的值固定由配置邏輯寫入后就不變化的情況而言，分布式RAM和移位寄存器功能的DICE SRAM中數據需要實時的寫入更新，需要一個匹配電路來保證這個寫入過程能夠在最少時間內將數據正確的寫入DICE SRAM。CLB的分布式RAM功能和移位寄存器功能共用寫入延時匹配機制，通過延時匹配電路調整待輸入數據的寬度?，F有FPGA的CLB中采用鏡像一個LUT中SRAM來保證數據寫入，通過向鏡像的SRAM寫入標志信號數據，檢測鏡像的SRAM的輸出信號變化來確定LUT中的SRAM寫入完成。但在單粒子加固FPGA中LUT的輸入路徑上加入了可選的單粒子瞬態濾波電路，用戶可以根據實際需求開啟或關閉單粒子瞬態濾波電路，所以到達單粒子加固LUT的DICE SRAM時間就有2種選擇，但是由于加工的工藝角和工作條件的不同，實際延時會有多種，傳統的鏡像SRAM只能提供一種延時，不能滿足單粒子加固FPGA的需要，單粒子加固的LUT中的DICE SRAM寫入延時需要根據是否使用單粒子瞬態濾波電路生產過程中工藝的偏差、實際芯片的工作環境來可變調節。

發明內容