[發明專利]一種單粒子加固FPGA分布式RAM的寫入時序匹配電路

有效

• 申請號: 201610080515.6
• 申請日: 2016-02-04
• 公開（公告）號: CN105761746B
• 公開（公告）日: 2018-09-11
• 發明（設計）人: 李學武;張彥龍;方新嘉;陳雷;張進成;趙元富;文治平;林彥君
• 申請（專利權）人: 北京時代民芯科技有限公司;北京微電子技術研究所
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 龐靜

1.一種單粒子加固FPGA分布式RAM的寫入時序匹配電路，其特征在于：包括與門(1)，單粒子加固觸發器(2)、鏡像單粒子加固靜態隨機訪問存儲器(3)、n級延時鏈(4)、n選1多路選擇器(5)、n位配置單元(6)、反相器(7)、傳輸門(8)、單粒子瞬態濾波器(9)及其配置單元(12)、二選一選擇器(10)、查找表單粒子加固靜態隨機訪問存儲器(11)，所述n值為正整數，除n位配置單元(6)以外，該寫入時序匹配電路其他部分均位于FPGA芯片的可配置邏輯模塊(CLB)內，FPGA的WR和EN信號通過與門(1)相與輸出至單粒子加固觸發器(2)，當EN和WR同時為高電平時，時鐘信號到達后，單粒子加固觸發器(2)的Q端輸出高電平，該高電平信號從鏡像單粒子加固靜態隨機訪問存儲器(3)DI端寫入存儲器，然后從存儲器的DO端輸出至n級延時鏈(4)得到該信號的n級延時信號，該n級延時信號分別接入至n選一多路選擇器(5)，由n位配置單元(6)配置n選一多路選擇器從n級延時信號中選出1個信號輸出至單粒子加固觸發器(2)的復位端，復位端高電平有效，使得單粒子加固觸發器(2)的Q端異步復位到低電平，單粒子加固觸發器(2)的Q端輸出為數據選通信號，該數據選通信號輸入至傳輸門(8)的正端，同時經過反相器(7)反相輸入至傳輸門的負端，當數據選通信號為高電平時，傳輸門(8)打開，待輸入數據通過傳輸門，當單粒子瞬態濾波器配置單元(12)配置為0時，待輸入數據經由二選一選擇器(10)的0端輸入至查找表單粒子加固靜態隨機訪問存儲器(11)，當單粒子瞬態濾波器配置單元(12)配置為1時，待輸入數據經單粒子瞬態濾波器(9)濾波處理后經由二選一選擇器(10)的1端輸入至查找表單粒子加固靜態隨機訪問存儲器(11)。

2.根據權利要求1所述的一種單粒子加固FPGA分布式RAM的寫入時序匹配電路，其特征在于：所述n級延時鏈(4)由n-1個延時單元串聯組成，所述鏡像單粒子加固靜態隨機訪問存儲器(3)的輸出連接到第1個延時單元的輸入端，同時作為n級延時鏈(4)的第1級輸出，第m級延時單元的輸出端連接到第m+1級延時單元的輸入端，同時作為n級延時鏈的第m+1級輸出，m為自然數，m∈[2,n-1]。

3.根據權利要求1所述的一種單粒子加固FPGA分布式RAM的寫入時序匹配電路，其特征在于：所述n值滿足如下條件：

其中，為向上取整，T_{jitter_filter}為所述單粒子瞬態濾波器所引起的數據寬度最大縮減值，T_{delay_slice}為所述n級延時鏈的每個延時單元的單位延時值。

4.根據權利要求1所述的一種單粒子加固FPGA分布式RAM的寫入時序匹配電路，其特征在于：所述n選1多路選擇器由n個NMOS管M₁～M_n，第一反相器(13)、第二反相器(14)和一個PMOS管M_n+1組成，第i個NMOS管M_i的漏極連接至n級延時鏈(4)的第i級輸出端，Mi的柵極連接至n位配置單元(6)的第n位輸出端，M₁～M_n的源級都連接到第一反相器(13)的輸入端，第一反相器(13)與第二反相器(14)串聯連接，PMOS管M_n+1為弱上拉管，其漏極和柵極分別連接在第一反相器的輸入端和輸出端，源級連接至電源VDD，第二反相器(14)的輸出端為n選1多路選擇器的輸出，i為自然數，i∈[1,n]。

5.根據權利要求1所述的一種單粒子加固FPGA分布式RAM的寫入時序匹配電路，其特征在于：所述n位配置單元(6)位于FPGA芯片每一列CLB上方或下方，同一列CLB內n選1多路選擇器(5)的第i個輸入端均與n位配置單元(6)的第i位輸出端相連，i為自然數，i∈[1,n]。

6.根據權利要求1所述的一種單粒子加固FPGA分布式RAM的寫入時序匹配電路，其特征在于：所述n位配置單元(6)位于FPGA芯片每一列CLB左方或右方，同一行CLB內n選1多路選擇器(5)的第i個輸入端均與n位配置單元(6)的第i位輸出端相連，i為自然數，i∈[1,n]。