[發(fā)明專利]一種具有碼流糾檢錯功能的單粒子加固FPGA配置電路

有效

• 申請?zhí)枺?/td>: 201610079915.5
• 申請日: 2016-02-04
• 公開（公告）號: CN105760250B
• 公開（公告）日: 2018-11-06
• 發(fā)明（設(shè)計）人: 張彥龍;陳雷;林彥君;孫華波;趙元富;張帆;劉增榮;方新嘉
• 申請（專利權(quán)）人: 北京時代民芯科技有限公司;北京微電子技術(shù)研究所
• 主分類號: G06F11/10
• 分類號: G06F11/10;H03M13/19
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 陳鵬

1.一種具有碼流糾檢錯功能的單粒子加固FPGA配置電路，其特征在于包括總線接口電路、配置總線、多個結(jié)構(gòu)完全相同的配置寄存器、編碼糾錯電路、配置存儲器陣列，其中，

總線接口電路，獲取配置比特碼流后進(jìn)行解析，得到配置寄存器地址、內(nèi)部數(shù)據(jù)，根據(jù)配置寄存器地址將內(nèi)部數(shù)據(jù)送至配置總線；

配置總線，根據(jù)接收到的配置寄存器地址將內(nèi)部數(shù)據(jù)送至對應(yīng)配置寄存器；

配置寄存器，接收內(nèi)部數(shù)據(jù)并判斷，如果內(nèi)部數(shù)據(jù)為配置存儲器陣列寫操作指令及配置存儲器陣列的地址信息，則將接收到的下一配置存儲字加載到配置存儲器陣列的地址信息對應(yīng)的配置存儲器陣列配置幀中，如果內(nèi)部數(shù)據(jù)為配置存儲器陣列讀操作指令及配置存儲器陣列的地址信息，則從配置存儲器陣列的地址信息對應(yīng)的配置存儲器陣列配置幀中讀取配置數(shù)據(jù)字，并寫入到當(dāng)前配置寄存器中，如果內(nèi)部數(shù)據(jù)為編碼糾錯指令及配置存儲器陣列的地址信息，則將接收到的下一配置數(shù)據(jù)字配置存儲字加載到編碼糾錯電路及配置存儲器陣列的地址信息對應(yīng)的配置存儲器陣列配置幀中，如果內(nèi)部數(shù)據(jù)為配置數(shù)據(jù)字，則將配置寄存字加載到配置存儲器陣列的地址信息對應(yīng)的配置存儲器陣列配置幀中，或者加載到編碼糾錯電路及配置存儲器陣列的地址信息對應(yīng)的配置存儲器陣列配置幀中；所述的內(nèi)部數(shù)據(jù)包括配置存儲器陣列寫操作指令及配置存儲器陣列的地址信息、配置存儲器陣列讀操作指令及配置存儲器陣列的地址信息和編碼糾錯指令及配置存儲器陣列的地址信息或配置數(shù)據(jù)字；

編碼糾錯電路，接收配置數(shù)據(jù)字后根據(jù)校驗算法產(chǎn)生校驗碼，將校驗碼送至配置存儲器陣列存儲；從配置存儲器陣列讀取配置數(shù)據(jù)字及校驗碼，根據(jù)配置數(shù)據(jù)字及校驗算法產(chǎn)生新的校驗碼，將新的校驗碼及校驗碼進(jìn)行異或運算生成校正因子并判斷，若為1位配置數(shù)據(jù)字發(fā)生翻轉(zhuǎn)，輸出單位錯標(biāo)志并根據(jù)校驗因子對當(dāng)前翻轉(zhuǎn)位進(jìn)行糾正，若為2位以上配置數(shù)據(jù)字發(fā)生翻轉(zhuǎn)，產(chǎn)生并輸出中斷標(biāo)志，重新加載配置寄存器中存儲的配置數(shù)據(jù)字；

配置存儲器陣列，加載配置數(shù)據(jù)字，接收并存儲當(dāng)前配置數(shù)據(jù)字的校驗碼。

2.根據(jù)權(quán)利要求1所述的一種具有碼流糾檢錯功能的單粒子加固FPGA配置電路，其特征在于：所述的校驗算法為海明編碼運算。

3.根據(jù)權(quán)利要求1或2所述的一種具有碼流糾檢錯功能的單粒子加固FPGA配置電路，其特征在于：所述的編碼糾錯電路包括第一寄存器、第二寄存器、第一校驗碼產(chǎn)生電路、校驗碼寄存器、第二新校驗碼產(chǎn)生電路；第一寄存器接收配置數(shù)據(jù)字后送至第一校驗碼產(chǎn)生電路，第一校驗碼產(chǎn)生電路接收配置校驗字后根據(jù)校驗算法產(chǎn)生校驗碼，將校驗碼送至配置存儲器陣列存儲，第二寄存器從配置存儲器陣列讀取配置數(shù)據(jù)字、校驗碼，將校驗碼送至校驗碼寄存器、配置數(shù)據(jù)字送至第二新校驗碼產(chǎn)生電路，第二新校驗碼產(chǎn)生電路接收配置校驗字后根據(jù)校驗算法產(chǎn)生新的校驗碼，將新的校驗碼送至校驗碼寄存器，校驗碼寄存器將存儲的校驗碼、新校驗碼進(jìn)行異或運算生成校正因子并判斷，若為1位配置數(shù)據(jù)字發(fā)生翻轉(zhuǎn)，輸出單位錯標(biāo)志并對當(dāng)前翻轉(zhuǎn)位進(jìn)行糾正，若為2位以上配置數(shù)據(jù)字發(fā)生翻轉(zhuǎn)，產(chǎn)生并輸出中斷標(biāo)志，重新加載配置寄存器中存儲的配置數(shù)據(jù)字。

4.根據(jù)權(quán)利要求1或2所述的一種具有碼流糾檢錯功能的單粒子加固FPGA配置電路，其特征在于：還包括通用接口電路、JTAG接口電路，其中，JTAG接口模塊接收外部數(shù)據(jù)后進(jìn)行轉(zhuǎn)換得到總線接口電路能夠識別的配置比特碼流，并送至總線接口電路，通用接口電路接收外部數(shù)據(jù)后進(jìn)行轉(zhuǎn)換得到總線接口電路能夠識別的配置比特碼流，并送至總線接口電路。

5.根據(jù)權(quán)利要求4所述的一種具有碼流糾檢錯功能的單粒子加固FPGA配置電路，其特征在于：所述的總線接口電路包括二選一多路器、轉(zhuǎn)換器、包處理器、地址操作碼譯碼器、字?jǐn)?shù)計數(shù)器、三態(tài)緩沖器；二選一多路器，根據(jù)外部指令選擇接收通用接口電路發(fā)送的配置比特碼流或者JTAG接口電路發(fā)送的配置比特碼流后送至轉(zhuǎn)換器；轉(zhuǎn)換器，對配置比特碼流進(jìn)行位寬轉(zhuǎn)換后送至包處理器；包處理器，對位寬轉(zhuǎn)換后的配置比特碼流中的包頭譯碼，解析得到內(nèi)部數(shù)據(jù)、寄存器地址信息，將寄存器地址信息送至地址操作碼譯碼器，將內(nèi)部數(shù)據(jù)送至三態(tài)緩沖器；地址操作碼譯碼器，進(jìn)行譯碼得到寄存器地址后送至三態(tài)緩沖器，三態(tài)緩沖器根據(jù)配置寄存器地址將內(nèi)部數(shù)據(jù)送至對應(yīng)配置寄存器，字?jǐn)?shù)計數(shù)器對送至配置寄存器的內(nèi)部數(shù)據(jù)進(jìn)行計數(shù)。

6.根據(jù)權(quán)利要求1或5所述的一種具有碼流糾檢錯功能的單粒子加固FPGA配置電路，其特征在于：所述的配置比特碼流為64位，內(nèi)部數(shù)據(jù)位32位，配置數(shù)據(jù)字為32位，二選一多路器為64位，轉(zhuǎn)換器為將64位數(shù)據(jù)轉(zhuǎn)換為32位。