[發明專利]屏蔽柵-深溝槽MOSFET的屏蔽柵氧化層及其形成方法

有效

• 申請號: 201610064114.1
• 申請日: 2016-01-29
• 公開（公告）號: CN105702736B
• 公開（公告）日: 2019-10-11
• 發明（設計）人: 陳正嶸
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336;H01L21/28
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 欒美潔

本發明公開了一種屏蔽柵?深溝槽MOSFET的屏蔽柵氧化層及其形成方法，包括：第1步，外延層上刻蝕形成有溝槽，采用熱氧化生長工藝在溝槽的底部表面和側壁表面形成第一氧化層；第2步，在第一氧化層的表面形成氮化層；第3步，采用多晶硅淀積工藝在氮化層的表面形成淀積多晶硅層；第4步，進行熱氧化，將淀積多晶硅層全部氧化成第二氧化層，所述第一氧化層、氮化層和第二氧化層共同形成屏蔽柵氧化層。本發明通過在氮化層上淀積多晶硅并對多晶硅進行熱氧化的方式取代了現有的在氮化層上直接通過SACVD淀積氧化層的方式，不但可以保證屏蔽柵與溝槽側壁和溝槽底部之間用于隔離的屏蔽柵氧化層的厚度，而且簡化了工藝條件，降低了生產成本，提高了產能。

技術領域

本發明涉及半導體集成電路制造工藝領域，特別涉及一種屏蔽柵-深溝槽MOSFET中位于溝槽側壁的屏蔽柵氧化層，還涉及一種屏蔽柵-深溝槽MOSFET中位于溝槽側壁的屏蔽柵氧化層的形成方法。

背景技術

如圖1所示，是現有的具有屏蔽柵(Shield Gate Trench，簡稱SGT)結構的溝槽柵MOSFET的結構示意圖，以N型器件為例進行說明，所述具有屏蔽柵結構的溝槽柵MOSFET的單元結構包括：

N型硅外延層101，形成于硅襯底上，硅襯底為重摻雜并在背面形成有漏極，硅外延層101為輕摻雜，用于形成漂移區；

P阱102，形成在硅外延層101的表面；

溝槽穿過P阱102進入到硅外延層101中，溝槽中有多晶硅柵103a和多晶硅屏蔽柵104a，多晶硅柵103a和溝槽的側壁表面隔離有柵氧化層(gate oxide)105a，多晶硅柵103a和多晶硅屏蔽柵104a之間隔離有多晶硅層間氧化層(inter poly oxide)106a，多晶硅屏蔽柵104a和溝槽的側壁表面以及底部直接隔離有屏蔽柵氧化層(shielding oxide)107a；

源區108形成在P阱102中，多晶硅柵103a從側面覆蓋源區108和P阱102，多晶硅柵103a的深度大于P阱102的結深，且被多晶硅柵103a側面覆蓋的P阱102的表面用于形成連接源區108和底部硅外延層101的溝道；

源極接觸孔109穿過源區108并同時和源區108以及P阱102接觸，屏蔽柵接觸孔110a穿過多晶硅屏蔽柵104a頂部的氧化層和多晶硅屏蔽柵104a接觸，源極接觸孔109和屏蔽柵接觸孔110a中都填充有金屬；

層間膜111中形成有接觸孔分別引出源極和柵極，其中源極接觸孔109和屏蔽柵接觸孔110a都連接到源極。

以包含中壓SGT(80V～200V)的溝槽柵結構為例進行說明，其溝槽深度一般在4～6微米左右，屏蔽柵氧化層的厚度在5000埃左右，這種具有屏蔽柵的溝槽柵結構中形成 屏蔽柵氧化層的方法包括如下步驟：

第1步，在外延層1上形成溝槽2，如圖2A所示，溝槽2的刻蝕深度為4微米～6微米；

第2步，熱氧化形成氧化層3，如圖2B所示，所述氧化層3的厚度為4000埃～6000埃；

第3步，淀積第一多晶硅層4將溝槽2完全填充，并對第一多晶硅層4進行干法回刻至與硅表面保持齊平，如圖2C所示；

第4步，對第一多晶硅層4進行第二次刻蝕至溝槽2內部，如圖2D所示，位于溝槽2內的第一多晶硅層4組成屏蔽柵；

第5步，進行濕法刻蝕，將硅表面的氧化層3以及形成在溝槽側壁且位于屏蔽柵上方的氧化層3刻蝕干凈，如圖2E所示，溝槽中刻蝕的區域用于形成多晶硅柵，其中寬度為2微米，深度為1.5微米；