[發(fā)明專利]一種基于FPGA的多路串口通信系統(tǒng)及方法

有效

• 申請?zhí)枺?/td>: 201610058904.9
• 申請日: 2016-01-28
• 公開（公告）號: CN105718395B
• 公開（公告）日: 2018-08-21
• 發(fā)明（設(shè)計）人: 宋凱華;潘巖;薛希文
• 申請（專利權(quán)）人: 山東超越數(shù)控電子有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 濟(jì)南信達(dá)專利事務(wù)所有限公司 37100
• 代理人: 李世喆

1.一種基于現(xiàn)場可編程門陣列FPGA的多路串口通信系統(tǒng)，其特征在于，包括：

讀寫控制模塊及至少一路串口的FPGA、至少一個鎖存器以及至少一個可讀寫存儲芯片，其中，

所述FPGA的每一路串口與一個鎖存器一一對應(yīng)連接；

所述至少一個鎖存器連接到所述至少一個可讀寫存儲芯片；

每一路串口，用于接收讀寫控制模塊發(fā)來的第一地址信號，發(fā)給對應(yīng)連接的鎖存器；接收讀寫控制模塊發(fā)來的第一業(yè)務(wù)數(shù)據(jù)，發(fā)給對應(yīng)連接的鎖存器；

每一個鎖存器，用于在接收到第一地址信號后，鎖存所述第一地址信號，以持續(xù)向?qū)?yīng)連接的可讀寫存儲芯片發(fā)送第一地址信號；在接收到第一業(yè)務(wù)數(shù)據(jù)后，將第一業(yè)務(wù)數(shù)據(jù)發(fā)送到對應(yīng)連接的可讀寫存儲芯片；

每一個可讀寫存儲芯片，用于根據(jù)接收到的第一地址信號將接收到的第一業(yè)務(wù)數(shù)據(jù)寫入當(dāng)前可讀寫存儲芯片的第一目標(biāo)地址。

2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，每一路所述串口，還包括：與對應(yīng)的可讀寫存儲芯片相連的地址信號端口；

所述地址信號端口，用于接收讀寫控制模塊發(fā)送的第二地址信號，發(fā)給對應(yīng)連接的可讀寫存儲芯片；

每一個可讀寫存儲芯片，用于根據(jù)接收到的第一地址信號和第二地址信號將接收到的第一業(yè)務(wù)數(shù)據(jù)寫入當(dāng)前可讀寫存儲芯片的第二目標(biāo)地址。

3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，每一路所述串口，還包括：

電平信號端口，用于接收讀寫控制模塊發(fā)送的第一電平信號，發(fā)給對應(yīng)連接的鎖存器；接收讀寫控制模塊發(fā)送的第二電平信號，發(fā)給對應(yīng)連接的鎖存器；

每一個鎖存器，包括：信號控制模塊、信號輸入端口和信號輸出端口，其中，

信號輸入端口分別通過n條信號線連接對應(yīng)的串口及對應(yīng)的可讀寫存儲芯片；

信號控制端口，用于當(dāng)接收到第一電平信號時，連通所述信號輸入端口和所述信號輸出端口；當(dāng)接收到第二電平信號時，斷開所述信號輸入端口和所述信號輸出端口，并鎖存所述信號輸出端口接收到的第一地址信號，以使得所述信號輸出端口向?qū)?yīng)連接的可讀寫存儲芯片持續(xù)發(fā)送第一地址信號；

所述信號輸入端口，用于將接收到的第一業(yè)務(wù)數(shù)據(jù)發(fā)送到對應(yīng)連接的可讀寫存儲芯片。

4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，還包括：與每一個可讀寫存儲芯片相連的主控裝置；

所述主控裝置，用于分別在每一個可讀寫存儲芯片的第三目標(biāo)地址上讀取/寫入第二業(yè)務(wù)數(shù)據(jù)。

5.根據(jù)權(quán)利要求4所述的系統(tǒng)，其特征在于，所述主控裝置連接所述FPGA的讀寫控制模塊；

每一路串口，還包括：讀寫控制端口；

所述讀寫控制模塊，用于接收所述主控裝置發(fā)送的業(yè)務(wù)指令，根據(jù)所述業(yè)務(wù)指令向目標(biāo)串口的讀寫控制端口發(fā)送讀/寫控制指令；

所述讀寫控制端口，用于將接收到的讀/寫控制指令發(fā)送到對應(yīng)連接的可讀寫存儲芯片；

所述可讀寫存儲芯片，用于當(dāng)接收到寫控制指令時，根據(jù)接收到的第一地址信號將接收到的第一業(yè)務(wù)數(shù)據(jù)寫入當(dāng)前可讀寫存儲芯片的第一目標(biāo)地址；當(dāng)接收到讀控制指令時，根據(jù)接收到的第一地址信號讀取當(dāng)前可讀寫存儲芯片的第一目標(biāo)地址上的第三業(yè)務(wù)數(shù)據(jù)。

6.一種基于現(xiàn)場可編程門陣列FPGA的多路串口通信方法，其特征在于，包括：

預(yù)先在FPGA芯片中設(shè)置讀寫控制模塊及至少一路串口；

利用目標(biāo)串口接收讀寫控制模塊發(fā)來的第一地址信號，發(fā)給對應(yīng)連接的鎖存器；

利用對應(yīng)連接的鎖存器鎖存接收到的第一地址信號，以持續(xù)向?qū)?yīng)連接的可讀寫存儲芯片發(fā)送第一地址信號；

利用目標(biāo)串口接收讀寫控制模塊發(fā)來的第一業(yè)務(wù)數(shù)據(jù)，發(fā)給對應(yīng)連接的鎖存器；

利用對應(yīng)連接的鎖存器將接收到的第一業(yè)務(wù)數(shù)據(jù)發(fā)送到對應(yīng)連接的可讀寫存儲芯片；

利用對應(yīng)連接的可讀寫存儲芯片根據(jù)接收到的第一地址信號將接收到的第一業(yè)務(wù)數(shù)據(jù)寫入當(dāng)前可讀寫存儲芯片的第一目標(biāo)地址。