[發(fā)明專利]改進(jìn)型存儲器錯誤檢測方法及裝置

在審

• 申請?zhí)枺?/td>: 201610053290.5
• 申請日: 2016-01-26
• 公開（公告）號: CN105719702A
• 公開（公告）日: 2016-06-29
• 發(fā)明（設(shè)計(jì)）人: 葉甜春
• 申請（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號: G11C29/42
• 分類號: G11C29/42;G11C29/56
• 代理公司: 北京藍(lán)智輝煌知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11345
• 代理人: 陳紅

技術(shù)領(lǐng)域

本發(fā)明涉及一種非易失性存儲器操作方法及裝置，特別是涉及一種改進(jìn)型的存儲器錯誤檢測方法及裝置。

背景技術(shù)

隨著NANDFlash存儲器的存儲密度和制造進(jìn)程的不斷升級，存儲單元的可靠性問題受到越來越多的挑戰(zhàn)，目前研究實(shí)踐表明合理使用錯誤糾正碼(ECC)能夠有效提高器件可靠性以及延長使用壽命。對于一定長度的序列，其中錯誤單元的總位數(shù)是ECC能否成功糾錯的重要參數(shù)，因此如何快速獲取該參數(shù)十分重要。

另一方面，在載有NANDFlash裸片的晶圓制造過程中，由于工藝流程十分復(fù)雜，不可避免的導(dǎo)致某些芯片中的存儲單元存在缺陷。芯片中失效單元的數(shù)目是衡量其品質(zhì)的一個關(guān)鍵參數(shù)，因此為了實(shí)現(xiàn)高效篩選芯片的目的，必須快速獲取存儲數(shù)據(jù)出錯的總位數(shù)。

此外，在NANDFlash單芯片價格(AverageSellingPrice,ASP)降低的同時，不斷增長的芯片存儲密度卻使測試成本變得越來越高。因此縮減測試成本成為亟待解決的問題。在芯片內(nèi)以較小的代價實(shí)現(xiàn)芯片的可測性設(shè)計(jì)，可以有效地優(yōu)化測試流程、縮短測試時間、減少測試資源消耗。

如圖1所示為一種存儲器錯誤檢測裝置，包括電壓發(fā)生器、解碼器、存儲器單元陣列、控制器、頁緩沖器以及輸入/輸出(I/O)緩沖器，其中控制器包括寄存器和指令接口。I/O緩沖器從裝置外獲取指令經(jīng)過指令接口輸送至控制器內(nèi)的寄存器，在控制器向電壓發(fā)生器發(fā)送的控制信號VG_signal、以及向解碼器發(fā)送的控制信號DEC_signal的控制下，電壓發(fā)生器發(fā)出的電信號經(jīng)過解碼器變?yōu)樽志€(WL)控制信號并輸送至存儲器單元陣列，同時控制器向頁緩沖器發(fā)送頁選擇信號PB_signal，頁緩沖器向存儲器單元陣列發(fā)送位線(BL)信號以與WL結(jié)合而獲取陣列中某個行列的具體單元數(shù)值，并返回至頁緩沖器中，最后輸出至IO緩沖器。圖2示出了其錯誤檢測方法：首先裝載測試數(shù)據(jù)并編程到待測存儲單元，例如經(jīng)由IO緩沖器、頁緩沖器將數(shù)據(jù)編程到存儲器單元陣列中；然后如圖1前述過程，讀取測試單元中所存儲的數(shù)據(jù)；最后對測試數(shù)據(jù)與讀出數(shù)據(jù)進(jìn)行片外比較，獲得測試結(jié)果。

為了獲得測試結(jié)果，必須在圖1所示的芯片外部比較測試數(shù)據(jù)以及讀取的數(shù)據(jù)，這樣存在兩個基本問題：1)外部測試結(jié)構(gòu)除了執(zhí)行編程、讀取操作外，還必須包含特定的比較功能模塊，以便將兩者數(shù)據(jù)進(jìn)行比較，增加了測試的復(fù)雜度；2)錯誤檢測流程包括編程、讀取、比較三個基本操作，其中基于外部測試結(jié)構(gòu)的比較分析，速度難以保證。

本申請人針對上述問題作了初步的優(yōu)化設(shè)計(jì)，參照圖3的存儲器錯誤檢測架構(gòu)示意圖以及圖4的錯誤檢測方法的整體流程圖。具體的，存儲器錯誤檢測裝置的整體架構(gòu)包括電壓發(fā)生器、解碼器、存儲器單元陣列、控制器、頁緩沖器、輸入/輸出(I/O)緩沖器、以及錯誤檢測單元(EDU)，其中控制器包括EDU寄存器和指令/測試接口。I/O緩沖器從裝置外獲取測試指令并輸送至指令/測試接口，在控制器向電壓發(fā)生器發(fā)送的控制信號VG_signal、以及向解碼器發(fā)送的控制信號DEC_signal的控制下，電壓發(fā)生器發(fā)出的電信號經(jīng)過解碼器變?yōu)樽志€(WL)控制信號并輸送至存儲器單元陣列，同時控制器向頁緩沖器發(fā)送頁選擇信號PB_signal，頁緩沖器向存儲器單元陣列發(fā)送位線(BL)信號以與WL結(jié)合而獲取陣列中某個行列的具體單元數(shù)值，并返回至頁緩沖器中，EDU在控制器發(fā)送的EDU_signal控制信號的控制下對頁緩沖器進(jìn)行錯誤檢測并將檢測是否通過以及哪些數(shù)據(jù)位有錯誤等結(jié)果以信號EDU_feedback(可包含對應(yīng)不同信息的多個數(shù)值)返回至控制器，如果檢測通過，控制器中EDU寄存器數(shù)據(jù)可通過I/O緩沖器輸出結(jié)果。

圖4示出了圖3所示架構(gòu)的錯誤檢測方法的整體流程：首先裝載測試數(shù)據(jù)并編程到待測存儲單元，例如經(jīng)由IO緩沖器、頁緩沖器將測試數(shù)據(jù)編程到存儲器單元陣列中；然后如圖3前述過程，在圖3所示架構(gòu)的芯片上，接收到錯誤檢測指令后，對存儲器內(nèi)部執(zhí)行一系列錯誤檢測操作，將錯誤數(shù)據(jù)位的總數(shù)以及錯誤數(shù)據(jù)位的地址存儲到控制器中的特定(例如EDU)存儲器中；最后讀取EDU寄存器，通過讀取控制器中相關(guān)寄存器(例如通過/故障狀態(tài)寄存器)的數(shù)值，直接獲取錯誤檢測結(jié)果。

上述錯誤檢測方法在錯誤檢測過程中需要同時從頁面緩沖器(PageBuffer)讀取數(shù)據(jù)到EDU，以及從IO向EDU加載標(biāo)準(zhǔn)參考數(shù)據(jù)。在不斷的讀取和加載過程中完成數(shù)據(jù)的比較和錯誤統(tǒng)計(jì)。這種錯誤檢測方法可對存儲器中的每一頁做獨(dú)立的檢測，具有很好的靈活性。