[發明專利]用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝置

在審

• 申請號: 201610044491.9
• 申請日: 2016-01-22
• 公開（公告）號: CN105699960A
• 公開（公告）日: 2016-06-22
• 發明（設計）人: 張群英;夏正歡;葉盛波;陳潔;陰和俊;方廣有
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: G01S13/02
• 分類號: G01S13/02;G01S13/28;G01S7/28
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 曹玲柱

技術領域

本發明涉及電子信息行業雷達技術領域，尤其涉及一種用于實現超寬帶偽隨機編 碼實時脈沖壓縮的裝置。

背景技術

近年來，超寬帶雷達(工作帶寬大于中心頻率的25％的雷達)技術在科學界和工程 界倍受關注，尤其在反恐、技偵、軍事、搜救、安檢、醫學等領域具有巨大應用價值。超寬帶技 術是一種能夠具有良好分辨率和穿透深度的雷達探測方法，可對隱藏在墻后的運動目標進 行非入侵式探測以及成像。近年來，因其在反恐斗爭和災害救援等領域的廣泛應用而倍受 關注。

偽隨機編碼信號是一種重要的超寬帶信號形式，它具有抗干擾能力強、被截獲率 低及自相關性好等特性，從而被用于探地雷達、穿墻成像雷達、醫療檢測設備等。目前超寬 帶偽隨機編碼雷達大多處于實驗室研制階段。實際工程中，要求雷達具有大的時間帶寬積 及高的采樣率，從而使回波的采樣點數劇增，這就給回波的處理增加了壓力，影響雷達的實 時處理能力。

目前，大多數偽隨機編碼雷達只能在單片FPGA內部完成短的偽隨機編碼信號的脈 沖壓縮，而對于長的偽隨機編碼信號的脈沖壓縮，由于長的偽隨機編碼信號的FFT及逆傅里 葉變換(IFFT)需要消耗大量的硬件資源，因此還需要在上位機中計算，或者借助多個FPGA 計算。此外，采集雷達回波時，引入一點的直流分量，如果不加去除，將會進一步惡化脈沖壓 縮的峰值旁瓣比，從而影響雷達的探測性能。

發明內容

(一)要解決的技術問題

鑒于上述技術問題，本發明提供了一種用于實現超寬帶偽隨機編碼實時脈沖壓縮 的裝置，以提高超寬帶偽隨機編碼脈沖壓縮效率。

(二)技術方案

本發明用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝置包括：脈沖壓縮模塊30， 用于對發射信號和回波信號進行互相關運算，獲得脈沖響應函數。

該脈沖壓縮模塊30包括：第一存儲單元，用于存儲發射信號s(n)，n＝1，2…，N-1， 其中N為發射信號的采樣長度；第二存儲單元，用于存儲回波信號y(m)，m＝0，1，2，…，M-1， 其中M為回波信號的采樣長度；延時單元組，其包括級聯的q-1個延時單元，其中，第一個延 時單元33的輸入端連接至第一雙端口RAM存儲單元31的輸出端，每一延時單元對輸入的信 號延時一個時鐘周期；計算單元，其包括q個計算子單元，每一個計算子單元由一個DSP內核 完成，該q個計算子單元中：第1個計算子單元的兩輸入端分別連接至第一存儲單元和第二 存儲單元的輸出端；除第1個計算子單元之外的第j個計算子單元的兩輸入端分別連接至第 j-1的延時單元和第二存儲單元32的輸出端；多路選擇器35，其具有q個輸入端和1個輸出 端，該q個輸入端分別連接至q個計算子單元的輸出端；以及第三存儲單元36，其輸入端連接 至多路選擇器35的1個輸出端，其輸出端輸出脈沖響應函數；其中，q≥5。

(三)有益效果

從上述技術方案可以看出，本發明用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝 置具有以下有益效果：

(1)基于FPGA內部大量的DSP48E硬核實現的分時并行時域互相關計算，該方法節 省大量的存儲資源，同時達到更高的時間效率；

(2)脈沖壓縮結果為48bit位寬，相比傳統的32bit位寬的脈沖壓縮結果，其具有更 大的動態范圍；

(3)在脈沖壓縮之前，對接收到的雷達回波做信號預處理，可以提高回波的信噪 比。

附圖說明

圖1為根據本發明實施例用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝置的結構 示意圖；

圖2為圖1所示用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝置中脈沖壓縮模塊 的結構示意圖；

圖3為采用本實施例的用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝置進行處理 的結果。

【主要元件】

10-發射信號預處理模塊；

11-數字帶通濾波器單元；12-線性平均單元；13-去直流單元。

20-回波信號預處理模塊；

11-數字帶通濾波器單元；12-線性平均單元；13-去直流單元。

30-脈沖壓縮模塊；

31-第一雙端口RAM存儲單元；32-第二雙端口RAM存儲單元；

33-D觸發器；34-計算子單元