[發明專利]用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝置

在審

• 申請號: 201610044491.9
• 申請日: 2016-01-22
• 公開（公告）號: CN105699960A
• 公開（公告）日: 2016-06-22
• 發明（設計）人: 張群英;夏正歡;葉盛波;陳潔;陰和俊;方廣有
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: G01S13/02
• 分類號: G01S13/02;G01S13/28;G01S7/28
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 曹玲柱

1.一種用于實現超寬帶偽隨機編碼實時脈沖壓縮的裝置，其特征在于，包括：

脈沖壓縮模塊(30)，用于對發射信號和回波信號進行互相關運算，獲得脈沖響應函數， 該脈沖壓縮模塊(30)包括：

第一存儲單元，用于存儲發射信號s(n)，n＝1，2...，N-1，其中N為發射信號的采樣長 度；

第二存儲單元，用于存儲回波信號y(m)，m＝0，1，2，...，M-1，其中M為回波信號的采樣 長度；

延時單元組，其包括級聯的q-1個延時單元，其中，第一個延時單元(33)的輸入端連接 至第一雙端口RAM存儲單元(31)的輸出端，每一延時單元對輸入的信號延時一個時鐘周期；

計算單元，其包括q個計算子單元，每一個計算子單元由一個DSP內核完成，該q個計算 子單元中：

第1個計算子單元的兩輸入端分別連接至第一存儲單元和第二存儲單元的輸出端；

除第1個計算子單元之外的第j個計算子單元的兩輸入端分別連接至第j-1的延時單元 和第二存儲單元(32)的輸出端；

多路選擇器(35)，其具有q個輸入端和1個輸出端，該q個輸入端分別連接至q個計算子 單元的輸出端；以及

第三存儲單元(36)，其輸入端連接至多路選擇器(35)的1個輸出端，其輸出端輸出脈沖 響應函數；

其中，q≥3。

2.根據權利要求1所述的裝置，其特征在于，所述q個計算子單元由FPGA內部的DSP內核 完成，實現分時并行時域互相關計算，其中：

第1個計算子單元完成第i輪中的第1個互相關函數點R(iq)的計算；

除第1個計算子單元之外的第j個計算子單元完成第i輪中的第j個互相關函數點R(iq+ j-1)的計算；

其中，i＝0，1，2，...[K/q]-1，j＝1，2，...q，K為互相關函數的長度，q介于M/100～M/5 之間。

3.根據權利要求1所述的裝置，其特征在于：

所述第一存儲單元為第一雙端口RAM存儲單元(31)，在該第一雙端口RAM存儲單元(31) 中，發射信號在驅動時鐘的上升沿依次輸出；

所述第二存儲單元為第二雙端口RAM存儲單元(32)，在所述第二雙端口RAM存儲單元 (32)中，回波信號在驅動時鐘的上升沿依次輸出；

所述第三存儲單元為第三雙端口RAM存儲單元(36)。

4.根據權利要求2所述的裝置，其特征在于，所述延時單元為D觸發器。

5.根據權利要求4所述的裝置，其特征在于，每一計算子單元包括：

乘法器，其具有兩輸入端，該兩輸入端中的第二輸入端連接至所述第二存儲單元的輸 出端

加法器，其一輸入端連接至所述乘法器的輸出端，其輸出端經過一延時單元后連接至 該加法器的另一輸入端；

其中，對于第1個計算子單元中的乘法器，其第一輸入端連接至第一存儲單元的輸出 端；對于除第1個計算子單元之外的第j個計算子單元的乘法器，其第一輸入端連接至延時 單元組中第j-1的延時單元的輸出端。

6.根據權利要求1所述的裝置，其特征在于，所述多路選擇器35在第i輪計算中，自第N 個時鐘周期開始，在第j個時鐘周期，選擇第j個輸入端的數據作為其輸出端的數據。

7.根據權利要求6所述的裝置，其特征在于，對于所述第三存儲單元，其在第i輪計算 中，自第N個時鐘周期后，將自身的寫使能打開，開始寫入互相關函數數據點，其中，第j個時 鐘周期的寫入地址為(iq+j-1)。