[發明專利]射頻工藝中減小帶電感器件的芯片面積的方法及應用

在審

• 申請號: 201610024778.5
• 申請日: 2016-01-15
• 公開（公告）號: CN105679711A
• 公開（公告）日: 2016-06-15
• 發明（設計）人: 陳曦
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/8249;H01L27/02;H01L29/06
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

技術領域

本發明涉及半導體集成電路領域，特別是涉及一種射頻工藝中減小帶 電感器件的芯片面積的方法及應用。

背景技術

電感是射頻器件，用于射頻工藝如RFCMOS(射頻互補金屬氧化半導體) 和SiGeBiCMOS(硅鍺雙極-互補金屬氧化物半導體)工藝中。

在帶電感的芯片中，為保證其Q值并防止信號串擾，電感和其它電路 距離較遠；例如定義為INDID(電感標定層)+45μm，這樣電感器件周圍45μm 范圍內不會擺放其他器件。

Pwell(P阱)是通過運算生成的層次，除了用作NMOS(N型金屬-氧化 物-半導體)器件溝道外，還是芯片接地和器件間隔離的層次，其離電感的 距離也是電感要求的最小距離決定的。

這條規則導致帶有電感的芯片尺寸較大，從而芯片面積也增加較多。

很多客戶的芯片對電感的Q值和信號串擾的要求不是很高，但為降低 芯片費用而需要更小面積，會將45μm更改為較小的值；但由于Pwell還是 會按照邏輯運算產生，從而在客戶的很大部分電路內沒有生成，這會造成 電感周邊電路沒有Pwell的隔離而造成漏電問題。

發明內容

本發明要解決的技術問題是提供一種射頻工藝中減小帶電感器件的芯 片面積的方法，能夠有效減小射頻工藝中帶電感器件的芯片面積，且不會 造成漏電。

為解決上述技術問題，本發明的射頻工藝中減小帶電感器件的芯片面 積的方法是采用如下技術方案實現的：

在客戶為降低芯片面積減小電感和周邊電路的距離時，將INDID(電感 標定層)層縮小，并將縮小后的INDID層設置在電感器件內部，使得滿足 INDID層加工藝設計規則要求的值后，電感離周邊電路的距離等同客戶設計 值。

本發明是射頻工藝如RFCMOS和SiGeBiCMOS工藝中，減小帶電感器件 面積的方法，采用本發明的方法產生的Pwell，可以包住電感周邊的電路， 不會產生由于客戶為了降低芯片面積而人為修改規則造成的漏電問題。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對 實施例或現有技術描述中所需要使用的附圖作簡單地介紹。

圖1是現有的減小帶電感器件的芯片面積的方法示意圖；

圖2是所述射頻工藝中減小帶電感器件的芯片面積的方法示意圖。

具體實施方式

為使得本發明的發明目的、特征、優點能夠更加的明顯和易懂，下面 將結合本發明中的附圖，對本發明中的技術方案進行清楚、完整地描述。

所述射頻工藝中減小帶電感器件的芯片面積的方法，在下面的實施例 中是這樣實現的：

如果客戶為縮小芯片的需要降低電感和周邊電路的距離，則在電路設 計中將電感標定層(INDID)作相應的指向電感器件內部的縮小，例如客戶 將要求的45μm縮小到25μm，則INDID層向電感內部縮小20μm(45-25)， 這樣在INDID+45μm之后，產生的Pwell層和電路距離電感的值相同，等于 客戶設計值。

采用上述方法，在不用修改邏輯運算(EB)的情況下，就可以滿足客 戶對芯片面積與電感Q值的平衡；同時由于不同客戶，同一客戶的不同芯 片，甚至同一芯片的不同區域的電路，電感和其它電路的距離設計不同， 用上述方法可以簡單地解決。

參見圖1，其中，1表示INDID層，通常是包在電感器件外面；6是指 金屬層1-4(即第1金屬層至第4金屬層)，4是指第五層金屬，5是指頂層 金屬，2和3是指電感的兩個端口。

再參見圖2，采用所述射頻工藝中減小帶電感器件的芯片面積的方法， 將INDID層縮小，并將縮小后的INDID層移入電感器件內部(圖2中其中 間的方框部分表示INDID層)，使得其它器件離電感的距離可以滿足客戶設 計的要求。

以上通過具體實施方式對本發明進行了詳細的說明，但這些并非構成 對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可 做出許多變形和改進，這些也應視為本發明的保護范圍。