[發明專利]一種半導體器件及其制造方法、電子裝置

有效

• 申請號: 201610021334.6
• 申請日: 2016-01-13
• 公開（公告）號: CN106971973B
• 公開（公告）日: 2020-01-03
• 發明（設計）人: 胡敏達;周俊卿;何其旸;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 11336 北京市磐華律師事務所
• 代理人: 董巍;高偉

本發明提供一種半導體器件及其制造方法、電子裝置，所述方法包括：提供半導體襯底，在半導體襯底上依次形成蝕刻停止層、低k介電層和硬掩膜層；在低k介電層中形成用于填充銅金屬互連層的溝槽和通孔；對所述溝槽和通孔實施預處理過程，以修復所述溝槽和通孔的形貌，并圓化所述溝槽和通孔的頂端拐角部分；執行蝕刻后處理過程，以去除蝕刻殘留物和雜質。根據本發明，可以改善形成的銅金屬互連層的質量，進而提升器件的性能。

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法、電子裝置。

背景技術

在半導體器件的后段制程(BEOL)中，通常采用雙大馬士革工藝形成半導體器件中的銅金屬互連層。

為了提高雙大馬士革工藝的實施精度，在低k介電層中形成用于填充銅金屬互連層的溝槽和通孔之前，需要在低k介電層上形成硬掩膜疊層結構。現有的硬掩膜疊層結構由自下而上層疊的緩沖層和硬掩膜層構成，其中，緩沖層的作用在于后續研磨填充的銅金屬互連層時可以避免機械應力對低k介電層的多孔化結構造成損傷，硬掩膜層由自下而上層疊的金屬硬掩膜層和氧化物硬掩膜層構成，這種雙層硬掩膜層的結構能夠保證雙重圖形化或者多重圖形化的工藝精度。

執行雙大馬士革工藝時通常采用一體化刻蝕(All-in-one Etch)工藝蝕刻緩沖層和低k介電層(即同步蝕刻緩沖層和低k介電層)，以在低k介電層中形成用于填充銅金屬互連層的溝槽和通孔。實施一體化刻蝕時，由于低k介電層具有較弱的機械強度，金屬硬掩膜層中的殘余應力會扭曲具有高深寬比的溝槽和通孔的形貌，進而影響后續銅金屬互連層的填充。

因此，需要提出一種方法，以解決上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上依次形成蝕刻停止層、低k介電層和硬掩膜層；在所述低k介電層中形成用于填充銅金屬互連層的溝槽和通孔；對所述溝槽和通孔實施預處理過程，以修復所述溝槽和通孔的形貌，并圓化所述溝槽和通孔的頂端拐角部分；執行蝕刻后處理過程，以去除蝕刻殘留物和雜質。

在一個示例中，所述預處理過程包括：通過等離子體轟擊電極濺射出的硅附著在所述溝槽和通孔的側壁及底部以形成旋涂硅層，以修復所述溝槽和通孔的形貌；使用CF₄轟擊所述硬掩膜層，圓化所述溝槽和通孔的頂端拐角處部分，以利于后續銅金屬互連層的填充。

在一個示例中，所述CF₄轟擊的工藝參數包括：溫度為40-80℃，壓力為20-80mTorr，低頻功率為0W，高頻功率為200-600W，載氣為Ar/H₂或He/H₂，所述載氣組分的體積比為6:1-10:1，所述載氣和所述CF₄的總流量為600-2000sccm。

在一個示例中，在所述低k介電層和所述硬掩膜層之間形成有緩沖層。

在一個示例中，采用濕法清洗工藝實施所述蝕刻后處理過程。

在一個示例中，執行所述蝕刻后處理過程之后，還包括在所述溝槽和通孔中填充銅金屬互連層的步驟。

在一個實施例中，本發明還提供一種采用上述方法制造的半導體器件。

在一個實施例中，本發明還提供一種電子裝置，所述電子裝置包括所述半導體器件。

根據本發明，可以改善形成的銅金屬互連層的質量，進而提升器件的性能。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：