[發明專利]高壓晶體管

有效

• 申請號: 201610017653.X
• 申請日: 2016-01-12
• 公開（公告）號: CN106960841B
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 王志銘;王禮賜;唐天浩
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種高壓晶體管，包括基底、具有第一導電類型的第一基體區以及具有互補于第一導電類型的第二導電類型的第一摻雜區、第二摻雜區、第二基體區與第三摻雜區。第一基體區、第二摻雜區、第二基體區與第三摻雜區設置于基底中，且第一摻雜區設置于第一基體區中。第三摻雜區、第二基體區與第二摻雜區依序堆疊，且摻雜濃度依序遞增。并且，第二基體區面對第一基體區的側邊與基底相接觸。

技術領域

本發明涉及一種高壓晶體管，尤其是涉及一種作為靜電放電鉗制電路的靜電放電防護元件的高壓晶體管。

背景技術

由于靜電放電(electrostatic discharge，ESD)會對集成電路產生無法挽回的損傷，因此ESD防護電路已成為集成電路內必要的設計，以避免集成電路在制作過程中或使用中因ESD流入而造成無法預期的損壞。

為了有效加強集成電路的ESD防護能力，進而有效地防止內部電路受到靜電損傷，已發展出在電源線間增加ESD鉗制電路(clamp circuit)的設計。傳統ESD鉗制電路一般由橫向擴散n型金屬氧化物半導體(LDNMOS)晶體管所構成，因此具有明顯的驟回(snap back)特性，以及低保持電壓(holding voltage)，小于電源線所提供的供應電壓。如此一來，ESD鉗制電路容易被誤觸發(mistrigger)而開啟，進而發生鎖住(latchup)的問題，也就是當ESD鉗制電路在被開啟之后因保持電壓小于供應電壓而可在供應電壓的提供下運作在保持區域并導通高電流。此時內部電路也同時持續運作，使得集成電路的內部電路因承受過高電流而過熱并產生功能失效，甚至被燒毀的情形。為了避免發生此鎖住問題，電源線間ESD鉗制電路的保持電壓必須設計為大于供應電壓。現有ESD鉗制電路的設計是由多個低壓的LDNMOS晶體管的堆疊所構成，以通過晶體管的堆疊提高保持電壓，如此才能符合大于供應電壓的需求。然而，此堆疊設計限制ESD鉗制電路的面積，使得芯片的尺寸因此受限而無法進一步縮減。特別是，當ESD鉗制電路應用在高壓的情況下，例如：60伏特、80伏特或100伏特的應用，堆疊的晶體管數量更是大幅增加芯片的尺寸，而無法被業界所接受。再者，隨著ESD的脈沖時間越長，LDNMOS晶體管的保持電壓有下降的趨勢，如此則需增加更多個晶體管才能達到需求。

有鑒于此，提供一可作為ESD防護元件的高壓晶體管，以提高保持電壓并達到符合ESD電壓的需求，實為業界努力的目標。

發明內容

本發明的目的之一在于提供一種高壓晶體管，以提高保持電壓并達到符合ESD電壓的需求。

本發明的一實施例提供一種高壓晶體管，其包括一基底、一高壓阱、一第一基體區、一第一摻雜區、一第二摻雜區、一第二基體區以及一第三摻雜區。高壓阱設置于基底中。第一基體區設置于高壓阱中，其中第一基體區具有一第一導電類型。第一摻雜區設置于第一基體區中，其中第一摻雜區具有互補于第一導電類型的一第二導電類型。第二摻雜區設置于位于第一基體區的一側的高壓阱中，其中第二摻雜區具有第二導電類型，且第二摻雜區具有一第一摻雜濃度。第二基體區設置于位于第二摻雜區下的高壓阱中，且第二基體區與第二摻雜區相接觸，其中第二基體區與高壓阱相接觸，第二基體區具有第二導電類型，且第二基體區具有一第二摻雜濃度，小于第一摻雜濃度。第三摻雜區設置于位于第二基體區下的高壓阱，且第三摻雜區與第二基體區相接觸，其中第三摻雜區具有第二導電類型，且第三摻雜區具有一第三摻雜濃度，小于第二摻雜濃度。

在本發明所提供的高壓晶體管中，由于第二摻雜區與第三摻雜區之間設置第二基體區，且第二基體區與高壓阱相接觸，因此不僅可有效地提升保持電壓以及提高ESD電壓的承受度，還可有效地降低觸發電壓，由此可縮減元件面積。

附圖說明

圖1為本發明第一實施例的高壓晶體管的上視示意圖；

圖2為圖1中沿切線A-A’的剖面示意圖；

圖3為本發明第一實施例的另一變化實施例的高壓晶體管的剖面示意圖；