[發(fā)明專利]一種高速背板總線通訊控制裝置及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201610016834.0
• 申請(qǐng)日: 2016-01-11
• 公開（公告）號(hào): CN105573239A
• 公開（公告）日: 2016-05-11
• 發(fā)明（設(shè)計(jì)）人: 徐方明;彭文才;劉國(guó)敏
• 申請(qǐng)（專利權(quán)）人: 南京南瑞集團(tuán)公司;國(guó)網(wǎng)電力科學(xué)研究院
• 主分類號(hào): G05B19/05
• 分類號(hào): G05B19/05
• 代理公司: 南京縱橫知識(shí)產(chǎn)權(quán)代理有限公司 32224
• 代理人: 董建林

1.一種高速背板總線通訊控制裝置，其特征在于：包括高速總線背板，所述高速總線背板上連接有若干個(gè)高速通訊總線模件，所述高速通訊總線模件包括CPU處理器、可編程邏輯控制器、第一M-LVDS接口、第二M-LVDS接口、第一熱插拔控制電路和第二熱插拔控制電路，其中：可編程邏輯控制器包括發(fā)送模塊、發(fā)送雙端口RAM、發(fā)送CRC校驗(yàn)?zāi)K、并轉(zhuǎn)串模塊、串轉(zhuǎn)并模塊、接收CRC校驗(yàn)?zāi)K、接收雙端口RAM和接收模塊；所述CPU處理器依次連接發(fā)送模塊、發(fā)送雙端口RAM、并轉(zhuǎn)串模塊、第一M-LVDS接口和第一熱插拔控制電路，所述發(fā)送雙端口RAM和并轉(zhuǎn)串模塊之間還連接有發(fā)送CRC校驗(yàn)?zāi)K；所述第二熱插拔控制電路依次連接第二M-LVDS接口、串轉(zhuǎn)并模塊、接收雙端口RAM、接收模塊和CPU處理器，所述串轉(zhuǎn)并模塊和接收雙端口RAM之間還連接有接收CRC校驗(yàn)?zāi)K；

所述第一M-LVDS接口電路將可編程控制器內(nèi)的并轉(zhuǎn)串模塊發(fā)送的數(shù)字信號(hào)轉(zhuǎn)換為低壓差分信號(hào)，發(fā)送至高速總線背板的總線上；第二M-LVDS接口電路將高速總線背板上的低壓差分信號(hào)，轉(zhuǎn)換為可供可編程邏輯控制器識(shí)別的數(shù)字信號(hào)。

2.根據(jù)權(quán)利要求1所述的高速背板總線通訊控制方法，其特征在于：所述CPU處理器把需要發(fā)送的數(shù)據(jù)通過發(fā)送模塊寫入到發(fā)送緩沖區(qū)的發(fā)送雙端口RAM中，發(fā)送CRC校驗(yàn)?zāi)K根據(jù)發(fā)送內(nèi)容和發(fā)送長(zhǎng)度計(jì)算校驗(yàn)碼并作為報(bào)文發(fā)給并串轉(zhuǎn)換模塊，并串轉(zhuǎn)換模塊把發(fā)送雙端口RAM中的并行數(shù)據(jù)轉(zhuǎn)換為串行信號(hào)，發(fā)送給外部的第一M-LVDS接口，轉(zhuǎn)換成低壓差分物理信號(hào)送至高速背板總線上；接收過程則相反，串并轉(zhuǎn)換模塊將第二M-LVDS接口接收到的串行數(shù)字信號(hào)轉(zhuǎn)換為并行信號(hào)，接收CRC校驗(yàn)?zāi)K驗(yàn)證報(bào)文的正確性，報(bào)文無誤后把其放入接收緩沖區(qū)，即接收數(shù)據(jù)的接收雙端口RAM中。

3.根據(jù)權(quán)利要求2所述的高速背板總線通訊控制方法，其特征在于：所述可編程邏輯控制器內(nèi)設(shè)置有接收緩沖區(qū)和發(fā)送緩沖區(qū)，緩沖區(qū)為高速雙端口RAM，CPU處理器通過LocalBUS總線寫入或讀取緩沖區(qū)內(nèi)的數(shù)據(jù)，其時(shí)鐘頻率的最高值為100MHz，數(shù)據(jù)位寬為32位。

4.根據(jù)權(quán)利要求2所述的高速背板總線通訊控制方法，其特征在于：所述CPU處理器的內(nèi)部邏輯接口信號(hào)用來實(shí)現(xiàn)CPU處理器寫入或讀取總線控制器的雙端口RAM的數(shù)據(jù)，同時(shí)提供必要的時(shí)鐘信號(hào)給可編程邏輯控制器作為讀寫時(shí)鐘信號(hào)及發(fā)送串行數(shù)據(jù)的參考時(shí)鐘信號(hào)，同時(shí)還包括控制信號(hào)。

5.根據(jù)權(quán)利要求2所述的高速背板總線通訊控制方法，其特征在于：所述內(nèi)部邏輯接口信號(hào)提供的時(shí)鐘信號(hào)為100M或12.5M給可編程邏輯控制器作為讀寫時(shí)鐘信號(hào)及發(fā)送串行數(shù)據(jù)的參考時(shí)鐘信號(hào)。

6.根據(jù)權(quán)利要求2所述的高速背板總線通訊控制方法，其特征在于：所述并串轉(zhuǎn)換模塊把發(fā)送雙端口RAM中的并行數(shù)據(jù)按照100MHz的時(shí)鐘頻率轉(zhuǎn)換為串行信號(hào)。

7.根據(jù)權(quán)利要求2所述的高速背板總線通訊控制方法，其特征在于：上電后高速通訊總線模件中的雙端口RAM、中斷及全局變量進(jìn)行初始化，根據(jù)撥碼地址判斷自身是通訊主站還是通訊從站，然后進(jìn)入通訊主站程序或從站程序；

通訊主站的工作流程，主站要發(fā)送數(shù)據(jù)時(shí)，首先檢測(cè)總線是否空閑，如果總線空閑，即進(jìn)行發(fā)送初始化工作，向從站發(fā)送數(shù)據(jù)信息，并進(jìn)行發(fā)送計(jì)數(shù)，直到所有數(shù)據(jù)包全部發(fā)送完畢，釋放總線，主站發(fā)送結(jié)束后時(shí)，處于接收狀態(tài)，接收從站上送的數(shù)據(jù)。

8.根據(jù)權(quán)利要求2所述的高速背板總線通訊控制方法，其特征在于：通訊從站的工作流程，模件初始化結(jié)束之后，總線處于接收狀態(tài)，一旦總線上有數(shù)據(jù)報(bào)文，并對(duì)報(bào)文中的地址、標(biāo)識(shí)、校驗(yàn)的信息的判斷，如果是該從站的報(bào)文且報(bào)文無誤，則將該報(bào)文放入改從站的接收緩沖區(qū)中，通知CPU處理器進(jìn)行讀取。