[發(fā)明專利]用于時鐘和數(shù)據(jù)恢復的裝置和方法

有效

• 申請?zhí)枺?/td>: 201610013816.7
• 申請日: 2016-01-11
• 公開（公告）號: CN105786746B
• 公開（公告）日: 2019-09-17
• 發(fā)明（設計）人: S·麥克拉肯;J·肯尼;K·泰姆
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/42;H03L7/07
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 袁玥

1.一種時鐘和數(shù)據(jù)恢復CDR系統(tǒng)，包括：

被配置為接收第一輸入數(shù)據(jù)流并且基于跟蹤所述第一輸入數(shù)據(jù)流產生主相位信號的第一CDR電路，其中所述第一CDR電路還被配置為基于所述主相位信號隨時間的變化產生主相位誤差信號，其中第一CDR電路包括相位差編碼器，所述相位差編碼器被配置為通過編碼所述主相位信號和所述主相位信號的延遲版本之間的差來生成所述主相位誤差信號；和

被配置為接收來自所述第一CDR電路的主相位誤差信號和第二輸入數(shù)據(jù)流的第二CDR電路，其中第二CDR電路包括相位差解碼器，所述相位差解碼器被配置為解碼所述主相位誤差信號并且生成解碼的相位誤差信號，其中所述第二CDR電路還被配置為基于所述解碼的相位誤差信號產生第一從相位信號并且基于所述第一從相位信號跟蹤所述第二輸入數(shù)據(jù)流。

2.如權利要求1所述的CDR系統(tǒng)，其中所述主相位誤差信號攜帶多位，其中所述相位差編碼器生成所述主相位誤差信號使得每次所述多位中的至多一位改變。

3.如權利要求1所述的CDR系統(tǒng)，其中所述相位差編碼器包括：

被配置為通過將所述主相位信號延遲時鐘信號的至少兩個周期來產生所述主相位信號的所述延遲版本的周期延遲電路；

被配置為基于所述主相位信號和所述主相位信號的所述延遲版本之間的差來產生差信號的減法器；和

被配置為通過編碼所述差信號來產生所述主相位誤差信號的編碼器。

4.如權利要求3所述的CDR系統(tǒng)，其中所述編碼器被配置為使用一位熱碼加零編碼來編碼所述差信號。

5.如權利要求3所述的CDR系統(tǒng)，其中所述相位差解碼器包括：

被配置為通過解碼所述主相位誤差信號來產生解碼的主相位差信號的解碼器；和

被配置為基于在所述時鐘信號的兩個或更多個周期上內插所述解碼的主相位差信號來產生所述解碼的相位誤差信號的相位差內插器。

6.如權利要求1所述的CDR系統(tǒng)，其中所述第二CDR電路包括至少包括邊沿采樣器、解串器或相位選擇器之一的邊沿跟蹤電路，其中所述第二CDR電路被配置為當所述第二CDR電路使用所述解碼的相位誤差信號跟蹤所述第二輸入數(shù)據(jù)流時，關閉所述邊沿跟蹤電路的至少一部分。

7.如權利要求1所述的CDR系統(tǒng)，其中所述第二CDR電路包括：

被配置為產生所述第一從相位信號的相位控制電路，其中所述相位控制電路包括：

被配置為產生本地相位信號的累加器；和

被配置為通過基于所述解碼的相位誤差信號調整存儲的相位信號來產生轉發(fā)相位信號的相位判定電路。

8.如權利要求7所述的CDR系統(tǒng)，其中所述相位控制電路還包括：

被配置為基于將所述轉發(fā)相位信號與所述本地相位信號進行比較來產生抖動一致性信號的抖動一致性檢測電路，其中所述抖動一致性信號指示所述第一輸入數(shù)據(jù)流和所述第二輸入數(shù)據(jù)流之間的抖動是否一致，

其中所述相位控制電路被配置為當所述抖動一致性信號指示所述抖動不一致時，使用所述本地相位信號產生第一從相位信號。

9.如權利要求8所述的CDR系統(tǒng)，其中所述抖動一致性檢測電路通過將在多個時鐘周期上的所述轉發(fā)相位信號和所述本地相位信號之間的平均差與容差信號進行比較來產生所述抖動一致性信號。

10.如權利要求7所述的CDR系統(tǒng)，其中所述相位控制電路還包括：

被配置為基于比較所述轉發(fā)相位信號與所述本地相位信號來產生相位偏移信號的偏移校正電路。

11.如權利要求10所述的CDR系統(tǒng)，其中所述偏移校正電路被配置為定期校準所述相位偏移信號以補償所述主相位信號和所述第一從相位信號間的相位漂移。