[發明專利]一種抗總劑量效應的SOIMOS器件及其制作方法

在審

• 申請號: 201610008646.3
• 申請日: 2016-01-07
• 公開（公告）號: CN106952953A
• 公開（公告）日: 2017-07-14
• 發明（設計）人: 陳靜;何偉偉;羅杰馨;黃建強;王曦
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/08
• 代理公司: 上海光華專利事務所31219
• 代理人: 余明偉

技術領域

本發明屬于半導體制造技術領域，涉及一種抗總劑量效應的SOI MOS器件及其制作方法。

背景技術

SOI(Silicon-On-Insulator)是指絕緣體上硅。SOI技術自被發明以來，由于其天然的抗單粒子栓鎖效應、寄生電容小、集成度高、功耗低等特點而應用到半導體制作領域。航天電子元器件由于其較體硅具有抗單粒子效應的優勢而廣泛。

由于航天電子元器件工作環境惡劣，常常受到粒子輻射而導致器件性能影響；其中最常見的是總劑量效應和單粒子效應。由于相對體硅工藝而言，SOI器件在頂層硅和襯底之間添加一層BOX絕緣層，從而徹底地抑制了體硅中容易發生的單粒子栓鎖現象；另外，這BOX絕緣層，使得單粒子效應產生的電荷數較少而使得SOI器件在單粒子效應下情況有所緩解。所以，SOI器件的總劑量效應較單粒子效應得到較多關注，也是亟待解決的問題。另一方面，SOI器件的浮體效應也是由于BOX絕緣層而帶來的負面影響。

總劑量效應發生時，粒子提供額外能量，使得絕緣體材料某些電子被電離出來，形成電子空穴對，一部分電子和空穴復合后，還有一部分電子空穴對自由移動。在工藝離子注入、退火、刻蝕等步驟中，使得晶格原子失配造成缺陷；在電場作用下，由于電子遷移率較高，不易受其俘獲，容易從絕緣材料中釋放掉，但空穴較容易被俘獲，在電場作用下向絕緣材料和Si材料界面移動，最終形成界面態、固定正電荷；這些電荷使得器件本身閾值電壓、漏電發生變化，這種情況下N型MOS管中較為明顯。隨著工藝節點發展，一般認為當柵氧厚度小于3nm時，總劑量造成柵氧中的積累電荷不足以引發閾值電壓、漏電變化，故可以忽略掉。SOI器件中絕緣材料只存在柵氧和場氧兩種情況，所以，總劑量效應對SOI MOS器件造成的影響主要通過場氧表現出來。

普通SOI MOS器件由于總劑量效應而引發的漏電可以通過圖1a說明，圖1a中示出了SOI MOS器件的柵區101、源區102及漏區103，其中，場氧與Si界面產生的電荷導致側壁漏電和Box漏電。圖1a中還示出了部分漏電流I_a及I_a’。為了更好說明其漏電情況，請參閱圖1b，其顯示為圖1a所示結構的A-A’向剖面圖的一部分，包括源區102、柵氧104、淺溝槽隔離結構105(Shallow Trench Insulation，簡稱STI)及埋氧層106(BuriedOxide，簡稱BOX)；如圖1b所示，側壁漏電大致可以分為柵氧與淺溝槽隔離結構接觸部分、淺溝槽隔離結構、淺溝槽隔離結構與埋氧層接觸部分以及埋氧層接觸部分漏電，簡稱為上邊角、側壁、下邊角以及Box漏電。

為了解決總劑量效應導致MOS器件閾值電壓變化以及漏電增加情況，通常使用H型柵結構來進行加固，如圖2a所示：在H柵的兩端形成的重摻雜P型區與柵氧下面的P型體區相連。因為H柵兩端的體接觸區107部分改為重摻雜P型區，而非絕緣體材料，從而抑制總劑量效應帶來的電荷積累，使得漏電減少。請參閱圖2b，顯示為圖2a所示結構的B-B’向剖面圖的一部分，其中，H柵對應的漏電主要為Box漏電以及少量的下邊角漏電。雖然H柵可以解決上邊角以及側壁漏電和大部分下邊角漏電問題，但是其Box漏電以及少量的下邊角漏電情況仍然存在；并且其器件面積大大增加。

因此，如何提供一種SOI MOS器件及其制作方法，在保證不增加芯片面積的前提下有效抑制SOI器件的總劑量效應，成為本領域技術人員亟待解決的一個重要技術問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種抗總劑量效應的SOI MOS器件及其制作方法，用于解決現有技術中SOI MOS器件由于總劑量效應導致漏電增加的問題。

為實現上述目的及其他相關目的，本發明提供一種抗總劑量效應的SOI MOS器件，包括背襯底、位于所述背襯底上的絕緣埋層、位于所述絕緣埋層上的有源區以及包圍所述有源區的淺溝槽隔離結構；其中：

所述有源區包括柵區、位于所述柵區下的體區、分別位于所述體區橫向兩端的加固源區和第一導電類型漏區以及位于所述加固源區上部的第一硅化物；

所述加固源區包括重摻雜第一導電類型區、重摻雜第二導電類型區以及淺第一導電類型區，其中，所述重摻雜第二導電類型區包圍所述重摻雜第一導電類型區的縱向兩端及底部，且所述重摻雜第一導電類型區與重摻雜第二導電類型區均與所述第一硅化物相接觸；所述淺第一導電類型區的橫向兩端分別與所述第一硅化物和所述體區上部相接觸。

可選地，所述第一導電類型漏區上部形成有第二硅化物。