[發(fā)明專利]用于減少泄漏的SRAM架構(gòu)

有效

• 申請?zhí)枺?/td>: 201580084597.5
• 申請日: 2015-09-17
• 公開（公告）號: CN108352179B
• 公開（公告）日: 2021-08-31
• 發(fā)明（設(shè)計(jì)）人: 巴巴克·穆罕默迪;喬基姆·尼夫斯·羅德里格斯
• 申請（專利權(quán)）人: 艾克斯安耐杰克有限公司
• 主分類號: G11C11/412
• 分類號: G11C11/412;G11C11/419
• 代理公司: 青島聯(lián)智專利商標(biāo)事務(wù)所有限公司 37101
• 代理人: 遲承柏;邵新華

1.一種連接到第一電源電壓(VDD)的存儲器，所述存儲器包括：

多個存儲器單元，被安排為具有行和列的矩陣；

多條字線，每條字線WL包括所述多個存儲器單元中的一行；

多個位線對，其中，每個位線對包括：

所述多個存儲器單元中的一列；

讀取位線RBL，被安排用于對所述位線對的所述存儲器單元進(jìn)行讀取；以及

寫入位線WBL，被安排用于對所述位線對的所述存儲器單元進(jìn)行寫入；

每個存儲器單元包括靜態(tài)隨機(jī)存取存儲器SRAM位單元(100)，所述SRAM位單元包括：

兩個交叉耦合的反相器(I1，I2)；

單個寫入存取晶體管(M1)，被安排用于向所述SRAM位單元供應(yīng)來自包括所述存儲器單元的所述WBL的數(shù)據(jù)，其中，所述單個寫入存取晶體管被安排成使用寫入字線WWL信號來激活；以及

第一讀取存取晶體管(M2)和第二讀取存取晶體管(M3)，被安排用于饋送來自所述SRAM位單元的數(shù)據(jù)，并且其中，所述第二讀取存取晶體管(M3)被安排成使用讀取字線RWL信號來激活，并且其中，所述第一讀取存取晶體管(M2)被安排用于轉(zhuǎn)換由所述兩個交叉耦合的反相器存儲的數(shù)據(jù)；

其中，所述位單元連接到反相器(尾部緩沖器)，所述反相器被安排用于在對所述存儲器單元的讀取操作期間將所述第一讀取存取晶體管(M2)連接到地并且用于在其他情況下將所述第一讀取存取晶體管(M2)連接到所述第一電源電壓,

其中，所述多條字線中的每條WL都連接到第一解碼器和第二解碼器(400，500，600，700)，

其中，所述第一解碼器被安排用于對讀取地址進(jìn)行解碼并且輸出所述RWL信號以選擇WL用于讀取包括在所述WL的所述存儲器單元中的所述SRAM位單元的數(shù)據(jù)，由此，所選WL將向所述所選WL的所述存儲器單元的所述第一讀取存取晶體管和所述第二讀取存取晶體管供應(yīng)讀取數(shù)據(jù)；并且

所述第二解碼器被安排用于對寫入地址進(jìn)行解碼并且輸出所述WWL信號以選擇WL用于向包括在所選WL的所述存儲器單元中的所述SRAM位單元寫入數(shù)據(jù)，由此，所述所選WL將被供應(yīng)到所述所選WL的所述存儲器單元的所述寫入存取晶體管的數(shù)據(jù)。

2.如權(quán)利要求1所述的存儲器，其中，所述兩個交叉耦合的反相器在大小上是不對稱的。

3.如權(quán)利要求1所述的存儲器，其中，所述第一解碼器和所述第二解碼器包括多個晶體管(402，502，602，702)，

其中，每個晶體管連接到選擇信號(404，504)，所述選擇信號被安排用于激活和去激活所述晶體管；并且

所述多個晶體管被安排為樹結(jié)構(gòu)，其中，所述樹結(jié)構(gòu)的每個分支包括單個晶體管，其中，所述樹結(jié)構(gòu)包括至少兩個根分支，其中，所述樹結(jié)構(gòu)中不是根分支的每個分支具有單個父分支，其中，所述樹結(jié)構(gòu)的每個葉分支被安排用于提供RWL或WWL信號以選擇WL用于從所述存儲器讀取或向所述存儲器寫入數(shù)據(jù)，

其中，所述讀取地址或所述寫入地址被用于提供選擇信號以激活所述多個晶體管之中沿著根分支與葉分支之間的路徑的晶體管，以便分別基于所述讀取地址或所述寫入地址來選擇正確WL。

4.如權(quán)利要求3所述的存儲器，其中，所述樹結(jié)構(gòu)具有數(shù)量n個層級，其中，被安排為所述樹結(jié)構(gòu)的所述多個晶體管是PMOS晶體管，其中，包括在葉分支中的每個PMOS晶體管連接到接地的n個并聯(lián)安排的NMOS晶體管，其中，所述讀取地址或所述寫入地址被用于提供針對所述n個并聯(lián)安排的NMOS晶體管的選擇信號，使得在所述樹結(jié)構(gòu)的所述葉分支處、不表示所述正確WL的至少一個NMOS晶體管將被激活以便將存在于所述葉分支處的任何電壓排放到地。

5.如權(quán)利要求3所述的存儲器，其中，被安排為樹結(jié)構(gòu)的所述多個晶體管是多個PMOS晶體管，其中，所述多個PMOS晶體管中的每一個連接到接地的NMOS晶體管，其中，所述讀取地址或所述寫入地址被用于提供針對所述NMOS晶體管的選擇信號，使得沿著到所述樹結(jié)構(gòu)的所述葉分支的PMOS晶體管路線、不表示所述正確WL的至少一個NMOS晶體管將被激活以便將存在于所述葉分支處的任何電壓排放到地。