[發明專利]編碼裝置、解碼裝置和發送裝置

有效

• 申請號: 201580082885.7
• 申請日: 2015-09-07
• 公開（公告）號: CN108028668B
• 公開（公告）日: 2019-03-19
• 發明（設計）人: 宮田好邦;杉原堅也;吉田英夫
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H03M13/27
• 分類號: H03M13/27
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 鄧毅;馬建軍

1.一種編碼裝置，其以標準速模式和K倍速模式中的任意一方進行動作，對分別具有行方向和列方向的比特排列格式的多個傳輸幀實施糾錯編碼，其特征在于，所述編碼裝置具有：

交織電路，其在所述標準速模式時在1個系統中輸入所述多個傳輸幀時，執行重新排列所述1個系統的傳輸幀的比特序列順序的第1交織處理，輸出1個系統的編碼前比特序列，在所述K倍速模式時將所述多個傳輸幀分成K個系統的傳輸幀進行輸入時，執行重新排列所述K個系統的傳輸幀的比特序列順序的第2交織處理，并列輸出K個系統的編碼前比特序列；

編碼運算電路組，其對所述1個系統的編碼前比特序列和所述K個系統的編碼前比特序列中的任意一方進行糾錯編碼；以及

解交織電路，其對所述編碼運算電路組的輸出序列進行解交織處理，

所述交織電路在所述標準速模式時，根據在所述1個系統的傳輸幀中以C列間隔排列的多列比特生成該1個系統的編碼前比特序列，在所述K倍速模式時，根據在所述K個系統的傳輸幀的各系統的傳輸幀中以C/K列間隔排列的多列比特生成該各系統的編碼前比特序列，

其中，K為2以上的整數，C為K的倍數。

2.根據權利要求1所述的編碼裝置，其特征在于，

在所述標準速模式時生成的該1個系統的編碼前比特序列的總數與在所述K倍速模式時生成的該K個系統的編碼前比特序列的總數相同。

3.根據權利要求1所述的編碼裝置，其特征在于，

所述交織電路在所述標準速模式時，從以所述C列間隔排列的該多列比特中分別以R行間隔依次選擇比特，由此生成該1個系統的編碼前比特序列，在所述K倍速模式時，從以所述C/K列間隔排列的該多列比特中分別以R行間隔依次選擇比特，由此生成該各系統的編碼前比特序列，其中，R為正整數。

4.根據權利要求1所述的編碼裝置，其特征在于，

所述交織電路包含：

交織存儲器，其暫時存儲所述傳輸幀；以及

交織用存儲器控制部，其控制所述傳輸幀向所述交織存儲器的寫入，

所述交織用存儲器控制部在所述標準速模式時從所述交織存儲器讀出該1個系統的編碼前比特序列，在所述K倍速模式時從所述交織存儲器讀出該各系統的編碼前比特序列。

5.根據權利要求1所述的編碼裝置，其特征在于，

所述編碼裝置還具有輸入接口電路組，該輸入接口電路組在所述標準速模式時將所述1個系統的傳輸幀輸出到所述交織電路，在所述K倍速模式時將所述K個系統的傳輸幀并列輸出到所述交織電路。

6.根據權利要求1所述的編碼裝置，其特征在于，

所述編碼運算電路組由多個編碼運算電路構成，所述多個編碼運算電路在所述K倍速模式時對所述K個系統的編碼前比特序列分別并列實施糾錯編碼，并列輸出K個系統的編碼比特序列，

所述多個編碼運算電路中的一個編碼運算電路在所述標準速模式時對所述1個系統的編碼前比特序列實施糾錯編碼，輸出1個系統的編碼比特序列，

所述解交織電路在所述標準速模式時對所述1個系統的編碼比特序列執行與所述第1交織處理對應的第1解交織處理，輸出1個系統的比特序列，在所述K倍速模式時對所述K個系統的編碼比特序列執行與所述第2交織處理對應的第2解交織處理，并列輸出K個系統的比特序列。

7.根據權利要求6所述的編碼裝置，其特征在于，

所述解交織電路包含：

解交織存儲器，其在所述標準速模式時暫時存儲所述1個系統的編碼比特序列，在所述K倍速模式時暫時存儲所述K個系統的編碼比特序列；以及

解交織用存儲器控制部，其控制所述1個系統的編碼比特序列或所述K個系統的編碼比特序列向所述解交織存儲器的寫入，

所述解交織用存儲器控制部在所述標準速模式時從所述解交織存儲器中存儲的該1個系統的編碼比特序列中選擇性地讀出比特，由此進行所述第1解交織處理，在所述K倍速模式時從所述解交織存儲器中存儲的該K個系統的編碼比特序列中選擇性地讀出比特，由此進行所述第2解交織處理。