[發明專利]用于縷程間通信的裝置和方法

有效

• 申請號: 201580077451.8
• 申請日: 2015-03-27
• 公開（公告）號: CN107408035B
• 公開（公告）日: 2021-11-09
• 發明（設計）人: A·笛托弗;D·瑪司蘭尼克夫;S·施希洛夫;V·布洛夫;P·瑪特弗耶夫
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜;錢慰民

處理器包括執行單元、前端和執行引擎。前端包括用于接收有序指令的不同縷程中的指令和用于將指令發送到執行引擎的邏輯。引擎包括邏輯，用于確定不同縷程中的指令引用映射到物理寄存器的相同的邏輯寄存器、指令相互引用、以及在定義邏輯寄存器的指令之后處理了引用指令中的另一個指令的一個指令。

發明領域

本公開涉及處理邏輯、微處理器以及相關聯的指令集架構領域，當由處理器或其他處理邏輯執行該指令集架構時，該指令集架構執行邏輯、數學或其他功能性操作。

相關技術的描述

多處理器系統正變得越來越普遍。多處理器系統的應用包括動態域分區一直到桌面計算。為了利用多處理器系統，可以通過各種處理實體將會被執行的代碼分成多個線程以供執行。每個線程可以彼此并行地執行。此外，為了增加處理實體的利用率，可以采用亂序執行。當對此類指令的輸入變得可用時，亂序執行可以執行指令。因此，代碼序列中較晚出現的指令可以在代碼序列中較早出現的指令之前執行。

附圖說明

在附圖中的諸個圖中通過示例而非限制地示出各個實施例：

圖1A是根據本公開的實施例的示例性計算機系統的框圖，該計算機系統被形成為可以包括用于執行指令的執行單元的處理器；

圖1B示出了根據本公開的實施例的數據處理系統；

圖1C示出了用于執行文本串比較操作的數據處理系統的其他實施例；

圖2是根據本公開的實施例的處理器的微架構的框圖，處理器可以包括用于執行指令的邏輯電路；

圖3A示出了根據本公開的實施例的多媒體寄存器中的各種緊縮數據類型表示；

圖3B示出了根據本公開的實施例的可能的寄存器內數據存儲格式；

圖3C示出了根據本公開的實施例的多媒體寄存器中的各種有符號和無符號緊縮數據類型表示；

圖3D示出了操作編碼格式的實施例；

圖3E示出了根據本公開的實施例的具有四十位或更多位的另一可能的操作編碼格式；

圖3F示出了根據本公開的實施例的又一可能的操作編碼格式；

圖4A是示出根據本公開的實施例的有序流水線以及寄存器重命名級、亂序發布/執行流水線的框圖；

圖4B是示出根據本公開的實施例的、要被包括在處理器中的有序架構核以及寄存器重命名邏輯、亂序發布/執行邏輯的框圖；

圖5A是根據本公開的實施例的處理器的框圖；

圖5B是根據本公開的實施例的核的示例實現的框圖；

圖6是根據本公開的實施例的系統的框圖；

圖7是根據本公開的實施例的第二系統的框圖；

圖8是根據本公開的實施例的第三系統的框圖；

圖9是根據本公開的實施例的芯片上系統的框圖；

圖10示出了根據本公開的實施例的處理器，包括中央處理單元和圖形處理單元，該處理器可執行至少一條指令；

圖11是示出根據本公開的實施例的IP核開發的框圖；

圖12示出了根據本公開的實施例的不同類型的處理器可以如何仿真第一類型的指令；

圖13示出了根據本公開的實施例的對照使用軟件指令轉換器將源指令集中的二進制指令轉換成目標指令集中的二進制指令的框圖；

圖14是根據本公開的實施例的處理器的指令集架構的框圖；