[發明專利]時鐘生成器和處理器系統

在審

• 申請號: 201580071950.6
• 申請日: 2015-12-28
• 公開（公告）號: CN107430413A
• 公開（公告）日: 2017-12-01
• 發明（設計）人: A.科巴亞斯;S.托馬斯;R.丹達帕尼;J.加雷特
• 申請（專利權）人: 信芯高技電子美國公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;G06F21/60
• 代理公司: 中國專利代理(香港)有限公司72001
• 代理人: 畢錚,鄭冀之

技術領域

本發明涉及時鐘生成器。

背景技術

高帶寬數字內容保護（HDCP）已知為用于保護媒體內容的內容保護協議。

現有技術文檔

非專利文檔

非專利文檔1：“HDCP Deciphered”，White Paper，Digital Content Protection LLC，July 2008

非專利文檔2：“High-bandwidth Digital Content Protection System Mapping HDCP to DisplayPort”，Revision 2.2，Digital Content Protection LLC，December 21，2012。

發明內容

本發明要解決的問題

期望采用諸如HDCP的內容保護技術的內容保護系統抵抗已知為功率分析攻擊的邊信道攻擊。

本發明具有提供使內容保護系統抵抗邊信道攻擊的技術的目的。

用于解決問題的手段

根據本發明的一個方面，時鐘生成器輸出處理器時鐘，所述處理器時鐘充當用在內容保護系統中的處理器的操作參考。時鐘生成器包括直接數字綜合部和隨機數生成器。直接數字綜合器包括相位累加器并且輸出處理器信號。相位累加器與參考時鐘同步地累加設定值。隨機數生成器生成隨機數。設定值基于隨機數而改變。

本發明的效果

內容保護系統抵抗功率分析攻擊。

附圖說明

圖1圖示了牽涉到PLL的時鐘生成電路的典型配置。

圖2圖示了DDS。

圖3圖示了DDS的操作。

圖4圖示了時鐘生成器的配置。

圖5圖示了處理器系統的配置。

圖6圖示了時鐘生成器的修改的配置。

圖7圖示了時鐘生成器的修改的操作。

具體實施方式

圖1圖示了牽涉到模擬鎖相環或鎖相環（PLL）的時鐘生成電路的典型配置。圖1中圖示的時鐘生成電路包括相位頻率檢測器和電荷泵101、低通濾波器102、電壓控制的振蕩器103以及反饋分頻器104。歸因于低通濾波器102的存在，圖1中圖示的時鐘生成電路抵抗對于輸出時鐘頻率的突變的嘗試（例如通過改變反饋分頻器104的值），低通濾波器102是為了環的穩定性而要求的。

與以上時鐘生成電路相比，直接數字綜合部或綜合器（DDS）200（見圖2）具有改變輸出時鐘頻率的高得多的能力。DDS 200包括累加設定值的相位累加器201。DDS 200每當相位累加器201的累加值繞回時生成上升時鐘沿。例如，如圖3中所圖示的，當設定值被設定為2¹⁵（=32,768）時，16-比特相位累加器201（即，2¹⁶或65,536的最大值）每兩個參考時鐘循環生成上升或下降時鐘沿。

根據該實施例的時鐘生成器1是包括以上DDS的時鐘生成器。圖4圖示了根據該實施例的時鐘生成器1的配置。如圖5中所圖示的，時鐘生成器1生成并輸出處理器時鐘10，處理器時鐘10充當用在內容保護系統中的處理器50的操作參考，所述內容保護系統采用諸如HDCP的內容保護技術。處理器50與來自時鐘生成器1的處理器時鐘10同步地操作。處理器50和時鐘生成器1構成處理器系統60。處理器系統60是例如接收HDCP 2.2中保護的AV流內容的數字顯示器。處理器系統60可以是能夠接收和重新傳輸HDCP 2.2中保護的AV流內容的數字AV接收器。

處理器50在內容保護系統中使用，所述內容保護系統采用例如HDCP版本2.2（HDCP 2.2）作為內容保護技術。處理器50執行數據加密或解密。例如，處理器50利用公鑰（例如RSA公鑰）對數字簽名進行解密，并且基于解密結果來驗證數字簽名。可替代地，處理器50可以對內容數據進行加密或者可以對經加密的內容數據進行解密。

如圖4中所圖示的，時鐘生成器1包括DDS 2、隨機數生成器4和寄存器5。DDS 2基于參考時鐘12來操作。DDS 2包括作為核心部件的相位累加器3。DDS 2的輸出時鐘11被用作處理器時鐘10。