[發明專利]具有并行延遲線和諸延遲線之間的內部開關的延遲電路、以及用于控制該延遲電路的方法和裝備

有效

• 申請號: 201580049688.5
• 申請日: 2015-07-22
• 公開（公告）號: CN106716537B
• 公開（公告）日: 2020-04-10
• 發明（設計）人: G·辛格;Y·C·程;J·C·迪范德佛;V·斯里尼瓦斯;R·W·C·金
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G11C29/02
• 分類號: G11C29/02;G11C7/10;G11C7/22;G11C11/4076;H03K5/13
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 袁逸;陳煒

背景

領域

本公開的諸方面一般涉及延遲，并尤其涉及延遲電路。

背景技術

芯片可以包括用于將該芯片上的電路(例如，存儲器控制器)與外部存儲器設備(諸如雙倍數據率動態隨機存取存儲器(DDR DRAM))對接的存儲器接口。該存儲器接口可以包括用于調整存儲器接口中的信號(例如，數據信號)的定時的延遲電路。例如，存儲器接口可以包括延遲電路以補償數據信號之間的偏斜(例如，由于存儲器接口與外部存儲器設備之間的數據線的長度失配所引起的偏斜)。在另一示例中，存儲器接口可以包括延遲電路以使得用于數據采樣的數據選通信號在數據信號的轉變之間居中。

概述

以下給出對一個或多個實施例的簡化概述以提供對此類實施例的基本理解。此概述不是所有構想到的實施例的詳盡綜覽，并且既非旨在標識所有實施例的關鍵性或決定性要素亦非試圖界定任何或所有實施例的范圍。其唯一的目的是要以簡化形式給出一個或多個實施例的一些概念以作為稍后給出的更加具體的說明之序。

根據一方面，本文描述了一種延遲電路。該延遲電路包括第一延遲路徑和第二延遲路徑，第一延遲路徑具有輸入和輸出，其輸入耦合到該延遲電路的輸入，第二延遲路徑具有輸入和輸出，其輸入耦合到該延遲電路的輸入。該延遲電路還包括多個開關，其中每個開關耦合在該第一和第二延遲路徑上的不同點之間，并且每個開關配置成響應于多個選擇信號中的對應一者而導通或關斷。該延遲電路進一步包括復用器，該復用器具有耦合到該第一延遲路徑的輸出的第一輸入、耦合到該第二延遲路徑的輸出的第二輸入、以及耦合到該延遲電路的輸出的輸出，其中該復用器配置成響應于第二選擇信號而選擇性地將該第一和第二延遲路徑的輸出中的一者耦合到該延遲電路的輸出。

第二方面涉及一種用于控制延遲電路的延遲的方法。該延遲電路包括第一和第二延遲路徑以及多個開關，其中該多個開關中的每一者耦合在該第一和第二延遲路徑上的不同點之間。該方法包括將要延遲的信號輸入到該第一延遲路徑的輸入和該第二延遲路徑的輸入，根據多個延遲設置中期望的一者來導通或關斷每個開關，以及根據該多個延遲設置中該期望的一者來選擇該第一延遲路徑的輸出或該第二延遲路徑的輸出。

第三方面涉及一種用于控制延遲電路的延遲的裝備。該延遲電路包括第一和第二延遲路徑以及多個開關，其中該多個開關中的每一者耦合在該第一和第二延遲路徑上的不同點之間。該裝備包括用于將要延遲的信號輸入到該第一延遲路徑的輸入和該第二延遲路徑的輸入的裝置，用于根據多個延遲設置中期望的一者來導通或關斷每個開關的裝置，以及用于根據該多個延遲設置中該期望的一者來選擇該第一延遲路徑的輸出或該第二延遲路徑的輸出的裝置。

為能達成前述及相關目的，這一個或多個實施例包括在下文中充分描述并在權利要求中特別指出的特征。以下說明和所附插圖詳細闡述了這一個或多個實施例的某些解說性方面。但是，這些方面僅僅是指示了可采用各個實施例的原理的各種方式中的若干種，并且所描述的實施例旨在涵蓋所有此類方面及其等效方案。

附圖簡要說明

圖1示出了具有可調諧電容性負載的精細延遲電路的示例。

圖2示出了根據本公開的一實施例的精細延遲電路的示例。

圖3是根據本公開的一實施例針對不同延遲設置示出延遲的示例性標繪。

圖4是根據本公開的實施例針對不同延遲設置示出延遲電路中被導通的開關的示例性表格。

圖5示出了根據本公開一實施例的精細延遲電路的示例性實現。

圖6示出了用于與外部存儲器設備對接的存儲器接口的示例。

圖7是解說根據本公開的一實施例的用于控制延遲的方法的流程圖。

詳細描述

以下結合附圖闡述的詳細描述旨在作為各種配置的描述，而無意表示可實踐本文中所描述的概念的僅有的配置。本詳細描述包括具體細節以便提供對各種概念的透徹理解。然而，對于本領域技術人員將顯而易見的是，沒有這些具體細節也可實踐這些概念。在一些實例中，以框圖形式示出眾所周知的結構和組件以避免湮沒此類概念。