[發(fā)明專利]具有并行延遲線和諸延遲線之間的內(nèi)部開關(guān)的延遲電路、以及用于控制該延遲電路的方法和裝備

有效

• 申請?zhí)枺?/td>: 201580049688.5
• 申請日: 2015-07-22
• 公開（公告）號: CN106716537B
• 公開（公告）日: 2020-04-10
• 發(fā)明（設(shè)計(jì)）人: G·辛格;Y·C·程;J·C·迪范德佛;V·斯里尼瓦斯;R·W·C·金
• 申請（專利權(quán)）人: 高通股份有限公司
• 主分類號: G11C29/02
• 分類號: G11C29/02;G11C7/10;G11C7/22;G11C11/4076;H03K5/13
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 袁逸;陳煒

1.一種延遲電路，包括：

第一延遲路徑，其具有輸入和輸出，所述第一延遲路徑的輸入耦合到所述延遲電路的輸入；

第二延遲路徑，其具有輸入和輸出，所述第二延遲路徑的輸入耦合到所述延遲電路的輸入；

多個(gè)開關(guān)，其中每個(gè)開關(guān)耦合在所述第一延遲路徑和所述第二延遲路徑上的不同點(diǎn)之間，并且每個(gè)開關(guān)配置成響應(yīng)于多個(gè)選擇信號中的對應(yīng)一者導(dǎo)通或關(guān)斷；以及

復(fù)用器，其具有耦合到所述第一延遲路徑的輸出的第一輸入、耦合到所述第二延遲路徑的輸出的第二輸入、以及耦合到所述延遲電路的輸出的輸出，其中所述復(fù)用器配置成響應(yīng)于第二選擇信號而選擇性地將所述第一延遲路徑和所述第二延遲路徑的輸出中的一者耦合到所述延遲電路的輸出。

2.如權(quán)利要求1所述的延遲電路，其特征在于，所述第一延遲路徑包括串聯(lián)耦合的第一多個(gè)延遲門，所述第二延遲路徑包括串聯(lián)耦合的第二多個(gè)延遲門，并且每個(gè)開關(guān)耦合在所述第一多個(gè)延遲門中的不同延遲門的輸出和所述第二多個(gè)延遲門中的不同延遲門的輸出之間。

3.如權(quán)利要求2所述的延遲電路，其特征在于，所述第一多個(gè)延遲門中的每一者包括與非門。

4.如權(quán)利要求3所述的延遲電路，其特征在于，每個(gè)與非門具有耦合到電源電壓的第一輸入和耦合到被所述第一延遲路徑延遲的信號的信號路徑的第二輸入。

5.如權(quán)利要求2所述的延遲電路，其特征在于，所述第一多個(gè)延遲門中的每一者包括反相器。

6.如權(quán)利要求2所述的延遲電路，其特征在于，所述第一延遲路徑包括多個(gè)電容器，并且每個(gè)所述電容器耦合到所述第一多個(gè)延遲門中的不同延遲門的輸出。

7.如權(quán)利要求1所述的延遲電路，其特征在于，進(jìn)一步包括延遲控制器，其中所述延遲控制器配置成使用所述多個(gè)選擇信號來控制所述多個(gè)開關(guān)，以及使用所述第二選擇信號來控制所述復(fù)用器，以及將所述延遲電路設(shè)置成多個(gè)不同延遲設(shè)置中的一者，每個(gè)延遲設(shè)置對應(yīng)于所述多個(gè)選擇信號和所述第二選擇信號的值的不同組合。

8.如權(quán)利要求7所述的延遲電路，其特征在于，所述延遲設(shè)置中的第一延遲設(shè)置對應(yīng)于所述多個(gè)開關(guān)中的一者導(dǎo)通，而所述多個(gè)開關(guān)中的第一剩余的多個(gè)開關(guān)關(guān)斷，以及由所述復(fù)用器選擇所述第一延遲路徑。

9.如權(quán)利要求8所述的延遲電路，其特征在于，所述延遲設(shè)置中的第二延遲設(shè)置對應(yīng)于所述多個(gè)開關(guān)中的二者導(dǎo)通，而所述多個(gè)開關(guān)中的第二剩余的多個(gè)開關(guān)關(guān)斷，以及由所述復(fù)用器選擇所述第一延遲路徑。

10.如權(quán)利要求9所述的延遲電路，其特征在于，所述延遲設(shè)置中的第三延遲設(shè)置對應(yīng)于所述多個(gè)開關(guān)中的三個(gè)導(dǎo)通，而所述多個(gè)開關(guān)中的第三剩余的多個(gè)開關(guān)關(guān)斷，以及由所述復(fù)用器選擇所述第一延遲路徑。

11.如權(quán)利要求8所述的延遲電路，其特征在于，所述延遲設(shè)置中的第二延遲設(shè)置對應(yīng)于所有所述多個(gè)開關(guān)都導(dǎo)通，以及由所述復(fù)用器選擇所述第一延遲路徑。

12.如權(quán)利要求8所述的延遲電路，其特征在于，所述延遲設(shè)置中的第二延遲設(shè)置對應(yīng)于所述多個(gè)開關(guān)中的一者導(dǎo)通，而所述多個(gè)開關(guān)中的所述第一剩余的多個(gè)開關(guān)關(guān)斷，以及由所述復(fù)用器選擇所述第二延遲路徑。

13.如權(quán)利要求12所述的延遲電路，其特征在于，所述延遲設(shè)置中的第三延遲設(shè)置對應(yīng)于所述多個(gè)開關(guān)中的兩者導(dǎo)通，而所述多個(gè)開關(guān)中的所述第二剩余的多個(gè)開關(guān)關(guān)斷，以及由所述復(fù)用器選擇所述第二延遲路徑。

14.一種用于控制延遲電路的延遲的方法，所述延遲電路包括第一延遲路徑和第二延遲路徑以及多個(gè)開關(guān)，其中所述多個(gè)開關(guān)中的每一者耦合在所述第一延遲路徑和所述第二延遲路徑上的不同點(diǎn)之間，所述方法包括：

將要被延遲的信號輸入到所述第一延遲路徑的輸入和所述第二延遲路徑的輸入；

根據(jù)多個(gè)延遲設(shè)置中的期望的一者選擇性地導(dǎo)通或關(guān)斷每個(gè)開關(guān)；以及

根據(jù)所述多個(gè)延遲設(shè)置中所述期望的一者來選擇所述第一延遲路徑的輸出或所述第二延遲路徑的輸出。

15.如權(quán)利要求14所述的方法，其特征在于，所述第一延遲路徑包括串聯(lián)耦合的第一多個(gè)延遲門，所述第二延遲路徑包括串聯(lián)耦合的第二多個(gè)延遲門，并且每個(gè)開關(guān)耦合在所述第一多個(gè)延遲門中的不同延遲門的輸出和所述第二多個(gè)延遲門中的不同延遲門的輸出之間。