[發明專利]提供使用SRAM及非揮發性記憶體裝置的多頁讀寫方法及設備

在審

• 申請號: 201580049358.6
• 申請日: 2015-09-15
• 公開（公告）號: CN107124903A
• 公開（公告）日: 2017-09-01
• 發明（設計）人: 許富菖
• 申請（專利權）人: NEO半導體公司
• 主分類號: G11C14/00
• 分類號: G11C14/00
• 代理公司: 北京市盈科律師事務所11344
• 代理人: 岳蕊

1.一種能夠儲存信息之記憶裝置，其包含：

一靜態隨機存取記憶體(SRAM)電路，其具有一輸出終端和一輸入終端，且被配置成暫時儲存響應于該輸入終端之位線(BL)信息的信息；

一第一非揮發性記憶體串，其具有至少一非揮發性記憶格(memory cell)且耦接于該SRAM之輸出終端；

一第一漏極選擇閘極(DSG)，其耦接于該SRAM且可操作地控制：將該SRAM之輸出終端的信息儲存至該第一非揮發性記憶體之時序；

一第二非揮發性記憶體串，其具有至少一非揮發性記憶格且耦接于該SRAM之該輸出終端；以及

一第二漏極選擇閘極(DSG)，其耦接于該SRAM且被配置成控制：將該SRAM之輸出終端的信息儲存至該第二非揮發性記憶體串之時序。

2.如權利要求1所記載之記憶裝置，其中該SPRAM電路進一步包括一負輸出終端及一負輸入終端，其中該負輸入終端耦接于一負位線(BL)。

3.如權利要求2所記載之記憶裝置，其系更進一步包含：

一第三非揮發性記憶體串，其具有至少一非揮發性記憶格，且系耦接于該SRAM之該負輸出終端；以及

一第三漏極選擇閘極(DSG)，其耦接于該SRAM，且系可操作成控制：將該SRAM之該負輸出終端的信息儲存至該第三非揮發性記憶體之時序。

4.如權利要求3所記載之記憶裝置，其系更進一步包含：

一第四非揮發性記憶體串，其具有至少一非揮發性記憶格，且系耦接于該SRAM之該負輸出終端；以及

一第四漏極選擇閘極(DSG)，其耦接于該SRAM，且系可操作成控制：將該SRAM之該負輸出終端的信息儲存至該第四非揮發性記憶體之時序。

5.如權利要求1所記載之記憶裝置，其中該SRAM電路系耦接于一SRAM字線(WL)、位線(BL)、及負位線(BL)，且該SRAM電路系能夠提供高速揮發性記憶儲存。

6.如權利要求1所記載之記憶裝置，其中該第一揮發性記憶串包括至少一個NAND非揮發性記憶格、一源極選擇閘極(SSG)、及一源極線(SL)。

7.如權利要求6所記載之記憶裝置，其中該NAND非揮發性記憶格系配置成在正常操作及緊急電源消耗中之一個期間儲存數據。

8.如權利要求7所記載之記憶裝置，其中該第一非揮發性記憶體串包括復陣列的非揮發性記憶格頁串(memory cells page strings)，其中該等頁串系以串聯方式互相連接。

9.如權利要求7所記載之記憶裝置，其中該第一非揮發性記憶體串包括復陣列的非揮發性記憶格頁串，其中該等頁串系以并聯方式互相連接。

10.如權利要求1所記載之記憶裝置，其中該第一非揮發性記憶體串包括至少一個p通道金屬氧化半導體(PMOS)非揮發性記憶格、一源極選擇閘極(SSG)、及一源極線(SL)。

11.如權利要求1所記載之記憶裝置，其中該第一非揮發性記憶體串包括至少一個硅-氧-氮-氧-硅(SONOS)非揮發性記憶格、一源極選擇閘極(SSG)、及一源極線(SL)。

12.一種使記憶裝置中之非揮發性記憶格程序化之方法，其包含：

將一第一漏極選擇閘極(DSG)之一DSG訊號予以活化(activating)，藉以使得一靜態隨機存取記憶體(SRAM)之一輸出終端與一第一非揮發性記憶體串連接；

驅動與該第一非揮發性記憶體串之非揮發性記憶格相連接之第一字線(WLs)中之一者，使之達到一程序化電壓，并驅動剩余之第一字線達到通過電壓；以及

當繼續將該第一非揮發性記憶體串中之非揮發性記憶格程序化時，使該第一DSG之該第一DSG訊號去活化(deactivating)，藉以使得該第一非揮發性記憶體串邏輯上與該SRAM中止連接。

13.如權利要求12所記載之方法，其系更進一步包含：將耦接于該SRAM之該輸出終端之一第二DSG之一第二DSG訊號活化，藉以使得一第二非揮發性記憶體串與該SRAM連接。

14.如權利要求13所記載之方法，其系更進一步包含：驅動與該第二非揮發性記憶體串之非揮發性記憶格相連接之第二字線(WLs)中之一者，使之達到一程序化電壓，并驅動剩余之第二字線使其達到通過電壓。