[發明專利]半導體器件

在審

• 申請號: 201580048810.7
• 申請日: 2015-03-26
• 公開（公告）號: CN106716625A
• 公開（公告）日: 2017-05-24
• 發明（設計）人: 良田雄太;藪內誠;橫山佳巧
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L21/8244
• 分類號: H01L21/8244;H01L27/11
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 陳偉,閆劍平

1.一種半導體器件，其特征在于，

包括存儲單元形成區域，所述存儲單元形成區域形成有存儲信息的存儲單元，

在所述存儲單元形成區域形成有：

半導體襯底；

FINFET，其包括形成在所述半導體襯底上方的柵電極；

最下層布線層，其包括與所述柵電極上方相接的正上方布線和形成在所述半導體襯底上方的襯底上方布線；

第1布線層，其形成在所述最下層布線層的上方；

第2布線層，其形成在所述第1布線層的上方，且包括第1字線；以及

第3布線層，其形成于所述第2布線層的上方，且包括第1布線，

在所述最下層布線層內，所述正上方布線與所述襯底上方布線電連接。

2.如權利要求1所述的半導體器件，其特征在于，

所述第1字線與所述第1布線電連接。

3.如權利要求2所述的半導體器件，其特征在于，

所述第1字線與所述第1布線通過多個插塞電連接。

4.如權利要求1所述的半導體器件，其特征在于，

在俯視時，所述第1字線與所述第1布線重疊。

5.如權利要求1所述的半導體器件，其特征在于，

所述第2布線層包括第1電源線，

所述第1電源線與所述第1布線電連接。

6.如權利要求5所述的半導體器件，其特征在于，

所述第1電源線與所述第1布線通過多個插塞電連接。

7.如權利要求1所述的半導體器件，其特征在于，

包括外圍電路形成區域，所述外圍電路形成區域形成有控制所述存儲單元的外圍電路，

所述外圍電路形成區域的所述第2布線層包括第1信號布線，

所述外圍電路形成區域的所述第3布線層包括在俯視時與所述第1信號布線交叉的第2信號布線。

8.如權利要求7所述的半導體器件，其特征在于，

所述外圍電路形成區域的所述最下層布線層由在與所述第1字線并行的方向上延伸的多個布線構成。

9.如權利要求7所述的半導體器件，其特征在于，

所述第1信號布線與所述第2信號布線電連接。

10.如權利要求1所述的半導體器件，其特征在于，

所述第3布線層具有：

所述第1布線，其與所述第1字線并行；

第2布線，其與所述第1布線配置在同一直線上；以及

第3布線，其在俯視時與所述第1字線交叉，

所述第1布線的第1端部與所述第2布線的第2端部在俯視時彼此分開地相對配置，

所述第3布線在俯視時從所述第1布線的所述第1端部與所述第2布線的所述第2端部之間通過，在與所述第1字線交叉的方向上延伸。

11.如權利要求10所述的半導體器件，其特征在于，

所述第3布線的寬度大于所述第1布線的寬度及所述第2布線的寬度。

12.如權利要求1所述的半導體器件，其特征在于，

所述存儲單元具有多個所述FINFET，

多個所述FINFET構成SRAM的存儲單元。

13.如權利要求12所述的半導體器件，其特征在于，

所述存儲單元具有多個進行信息的寫入或者讀出的端口，

所述第2布線層具有彼此并行的所述第1字線和第2字線，

所述第3布線層具有所述第1布線和第4布線，

所述第1字線與所述第1布線電連接，且在俯視時重疊，

所述第2字線與所述第4布線電連接，且在俯視時重疊，

在俯視時，所述第1布線與所述第4布線彼此錯開地配置。