[發明專利]用于改善最小工作供電電壓的寄存器組電路和方法

有效

• 申請號: 201580047910.8
• 申請日: 2015-08-04
• 公開（公告）號: CN106716541B
• 公開（公告）日: 2021-06-04
• 發明（設計）人: 法藍柯斯·伊伯拉辛·艾塔拉;鄭志勛;凱斯·艾倫·柏曼;埃米·素提希爾·庫爾卡尼;杰森·菲利浦·馬爾茲洛夫;喬舒亞·蘭斯·帕克特
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419;G11C5/14
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳煒

根據本發明的一些實例，一種寄存器組電路可包含存儲器單元、頭端晶體管電路和驅動電路。所述頭端晶體管電路可包含與所述存儲器單元的PFET串聯的一或多個PFET頭端，其中使用來自所述驅動電路的脈沖寫入信號控制正被寫入的行的所述PFET頭端的柵極。在本發明的一些實例中，頭端晶體管電路可包含NFET下拉和箝位NFET，所述NFET下拉插入在虛擬vdd與接地之間以使虛擬vdd節點放電，從而在寫入操作期間減小爭用，所述箝位NFET與所述PFET頭端并聯以將所述虛擬vdd節點箝位到略微地低于所述存儲器單元中的上拉PFET的閾值電壓，以確保所述上拉PFET幾乎不關斷并防止所述虛擬vdd節點始終放電到接地。

技術領域

本發明大體上涉及寄存器組電路，且更確切地說(但非排他地)，涉及用于存儲器單元的寄存器組電路。

背景技術

隨著處理器變得越來越復雜，由處理器使用的能量增大且最大化能量使用的需要變得越來越重要。為了最大化處理器能效，處理器設計減小用于具有低性能要求(按比例縮放)的應用的供電電壓(VDD)。舉例來說，寄存器組電路需要最小操作VDD(VMIN)以成功地執行寫入操作。因為寄存器組陣列橫跨處理器分布，所以寄存器組電路和處理器邏輯共享相同VDD。出于此原因，用于寫入操作的寄存器組VMIN限制總體處理器VDD 按比例縮放和勢能收益。如圖1所展示，寄存器組VMIN由嘗試將節點“T”引入到接地的NFET傳送裝置(N4)與嘗試將節點“T”保持到VDD的PFET上拉裝置(P1)之間的爭用路徑產生。因為其它NFET傳送裝置(N3)將弱“1”(VDD-Vt)(其中Vt為晶體管閾值電壓) 傳遞到互補節點“C”中和到P1的柵極，所以P1裝置部分地保持且阻止N4裝置將節點“T”引入到接地。此爭用隨著VDD減小而加劇，在程序朝向慢速NFET裝置和快速PFET 裝置偏斜時特別如此。因為設計需要操作所有程序拐點，所以此爭用限制寄存器組電路的VMIN并因此限制處理器能效。從對常規處理器的模擬，寄存器組VMIN引起處理器能量節省的大于26％的損耗。

因此，對于改善常規方法包含經改善的方法和藉此所提供的設備的方法存在長期感覺到的行業需求。

從具體描述和附圖更好地理解作為教示的特性的創造性特征，以及其它目的和優點。圖式中的每一者僅出于說明和描述的目的提供，且并不限制本教示。

發明內容

以下呈現關于與本文中所揭示的設備和方法相關聯的一或多個方面和/或實例的簡化概述。因而，不應將以下概述視為相關于所有預期方面和/或實例的詳盡總覽，也不應認為以下概述識別相關于所有預期方面和/或實例的關鍵或至關重要的要素，或描繪與任何特定方面和/或實例相關聯的范圍。因此，以下概述的唯一目的是以簡化形式呈現與關于本文中所揭示的設備和方法的一或多個方面和/或實例相關的特定概念，以先于下文所呈現的詳細描述。

本發明的一些實例針對用于改善所需用于存儲器單元(例如寄存器組位單元)的寫入操作的最小工作電壓的系統、設備和方法。

在本發明的一些實例中，所述系統、設備和方法包含：存儲器單元，其耦合到虛擬供電電壓和寫入字線；第一頭端PFET，其具有柵極、源極和漏極，其中所述頭端PFET 源極耦合到系統供電電壓，所述頭端PFET柵極耦合到驅動電路，且所述頭端PFET漏極耦合到所述虛擬供電電壓；第一頭端NFET，其具有柵極、源極和漏極，其中所述第一頭端NFET漏極耦合到所述虛擬供電電壓，所述第一頭端NFET柵極耦合到所述驅動電路，且所述第一頭端NFET源極耦合到接地；以及第二頭端NFET，其具有柵極、源極和漏極，其中所述第二頭端NFET漏極耦合到所述系統供電電壓，所述第二頭端NFET 柵極耦合到所述驅動電路，且所述第二頭端NFET源極耦合到所述虛擬供電電壓。

與本文中所揭示的設備和方法相關聯的其它特征和優點將基于附圖和詳細描述而對所屬領域的技術人員顯而易見。

附圖說明

呈現附圖以描述本教示的實例，且附圖并非限制性的。呈現附圖以輔助描述本發明的實例，且僅僅為了說明而非限制所述實例而提供附圖。