[發明專利]用于改善最小工作供電電壓的寄存器組電路和方法

有效

• 申請號: 201580047910.8
• 申請日: 2015-08-04
• 公開（公告）號: CN106716541B
• 公開（公告）日: 2021-06-04
• 發明（設計）人: 法藍柯斯·伊伯拉辛·艾塔拉;鄭志勛;凱斯·艾倫·柏曼;埃米·素提希爾·庫爾卡尼;杰森·菲利浦·馬爾茲洛夫;喬舒亞·蘭斯·帕克特
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419;G11C5/14
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳煒

1.一種寄存器組電路，其包括：

存儲器單元，其耦合到虛擬供電電壓和寫入字線；

第一頭端PFET，其具有柵極、源極和漏極，其中所述第一頭端PFET源極耦合到系統供電電壓，所述第一頭端PFET柵極耦合到驅動電路的輸出信號，且所述第一頭端PFET漏極耦合到所述虛擬供電電壓；

第一頭端NFET，其具有柵極、源極和漏極，其中所述第一頭端NFET漏極耦合到所述虛擬供電電壓，所述第一頭端NFET柵極耦合到所述驅動電路的所述輸出信號，且所述第一頭端NFET源極耦合到接地；以及

第二頭端NFET，其具有柵極、源極和漏極，其中所述第二頭端NFET漏極耦合到所述系統供電電壓，所述第二頭端NFET柵極耦合到所述驅動電路的所述輸出信號，且所述第二頭端NFET源極耦合到所述虛擬供電電壓。

2.根據權利要求1所述的寄存器組電路，其中所述第一頭端NFET將所述虛擬供電電壓放電到所述接地，且所述第二頭端NFET將所述虛擬供電電壓箝位到寫入電壓，所述寫入電壓等于所述系統供電電壓減閾值電壓。

3.根據權利要求1所述的寄存器組電路，其中所述驅動電路包括具有可變輸出脈沖寬度的脈沖發生器。

4.根據權利要求3所述的寄存器組電路，其中所述驅動電路輸出耦合到所述第一頭端NFET柵極、所述第二頭端NFET柵極和所述第一頭端PFET柵極的脈沖寫入信號。

5.根據權利要求4所述的寄存器組電路，其中所述驅動電路輸入寫入時鐘信號，且在寫入字線信號活動之前輸出所述脈沖寫入信號。

6.根據權利要求5所述的寄存器組電路，其中所述脈沖寫入信號具有經配置以提供寫入完成時間的脈沖寬度，所述寫入完成時間為所述存儲器單元允許足夠的時間以對所述存儲器單元執行寫入操作。

7.根據權利要求1所述的寄存器組電路，其中所述存儲器單元包括：

第一PFET，其具有柵極、源極和漏極，其中所述第一PFET源極耦合到所述虛擬供電電壓；

第二PFET，其具有柵極、源極和漏極，其中所述第二PFET源極耦合到所述虛擬供電電壓；

第一NFET，其具有柵極、源極和漏極，其中所述第一NFET源極耦合到所述第一PFET漏極且所述第一NFET柵極耦合到所述第一PFET柵極；

第二NFET，其具有柵極、源極和漏極，其中所述第二NFET源極耦合到所述第二PFET漏極且所述第二NFET柵極耦合到所述第二PFET柵極；

第三NFET，其具有柵極、源極和漏極，其中所述第三NFET柵極耦合到所述寫入字線且所述第三NFET漏極耦合到所述第二PFET柵極和所述第二NFET柵極；以及

第四NFET，其具有柵極、源極和漏極，其中所述第四NFET柵極耦合到所述寫入字線且所述第四NFET漏極耦合到所述第一PFET柵極和所述第一NFET柵極。

8.根據權利要求7所述的寄存器組電路，其中所述第一頭端PFET經配置以在所述第一NFET和所述第二NFET關斷時接通，且在所述第一NFET和所述第二NFET接通時關斷。

9.根據權利要求7所述的寄存器組電路，其進一步包括第一共同節點和第二共同節點，其中所述第一共同節點包括真實位線且所述第二共同節點包括互補位線。

10.根據權利要求9所述的寄存器組電路，其中所述第一共同節點以操作方式經配置以連接到所述第一NFET源極，且所述第二共同節點經配置以連接到所述第二NFET源極。

11.根據權利要求10所述的寄存器組電路，其中在對所述存儲器單元執行寫入操作時將所述第一共同節點和所述第二共同節點驅動到互補邏輯電壓。