[發明專利]具有改進的非鉗位感應開關抗擾性的晶體管結構

有效

• 申請號: 201580044859.5
• 申請日: 2015-08-14
• 公開（公告）號: CN106663610B
• 公開（公告）日: 2020-02-04
• 發明（設計）人: 文杰·張;馬督兒·博德;陳去非;凱爾·特里爾
• 申請（專利權）人: 維西埃-硅化物公司
• 主分類號: H01L21/265
• 分類號: H01L21/265;H01L29/06;H01L29/10;H01L29/40;H01L29/417;H01L29/66;H01L29/78
• 代理公司: 11336 北京市磐華律師事務所
• 代理人: 高偉;婁曉丹

一種具有改進的非鉗位感應開關抗擾性的橫向擴散金屬氧化物半導體(LDMOS)晶體管結構。該LDMOS包括第一導電類型的襯底和相鄰的外延層。柵極結構在外延層之上。兩者都為第二導電類型的漏區和源區位于外延層內。溝道形成于源區和漏區之間并且布置在柵極結構下方。第一導電類型的體結構至少部分地形成于柵極結構下方并且在源區下方橫向延伸，其中外延層的摻雜少于體結構。導電溝槽狀饋通元件穿過外延層并接觸襯底和源區。LDMOS包括形成于源區下方、且橫向靠近并接觸所述體結構和所述溝槽狀饋通元件的第一導電類型的槽區。

背景技術

在DC-DC電源中，功率/控制MOSFET(metal oxide semiconductor field effecttransistor，金屬氧化物半導體場效應晶體管)的優化需要最小化的傳導損耗和開關損耗。例如，LDMOS(橫向擴散MOSFET)器件在歷史上已經用于在高頻時要求非常低的開關損耗的RF(射頻)應用中。

半導體工業將功率MOSFET的耐用性定義為當經受非鉗位感應開關(unclampedinductive switching，UIS)時承受雪崩電流的能力。對于功率開關應用，在每個電路中都不能避免電感。也就是說，在UIS事件中，電路中通過功率MOSFET關斷的電感將繼續推動電流通過功率MOSFET。這會導致在晶體管兩端存在高電壓，這反過來又會導致功率MOSFET的失效，例如雪崩擊穿和高溫。因此，這種非鉗位感應開關事件仍然是功率MOSFET耐用性的最關鍵的挑戰之一。

電感的關鍵特性之一是在接通過程期間它會從電路吸收能量，并在關斷過程期間將能量釋放到電路中。例如，每當通過電感的電流被快速關斷時，磁場感應反電磁力(counter electromagnetic force，EMF)，其可以在相應的開關兩端建立驚人的高電位。當這種UIS事件發生時，由于沒有鉗位器件來接收存儲在電感中的能量，這種巨大能量不得不由功率MOSFET器件消耗或失效。也就是說，當晶體管用作開關時，該感應電勢的全部累積可能遠遠超過晶體管的額定擊穿電壓，或導致瞬時芯片溫度達到臨界值。在任一情況下，在不受控的UIS事件中的功率MOSFET將經歷災難性失效。

因此，功率MOSFET器件必須在UIS事件結束后再次幸存(survive)并像往常一樣工作。對于更快的功率開關，例如在RF應用中，UIS抗擾性變得更具挑戰性和重要性。

發明內容

在本發明的實施例中，描述了半導體晶體管結構。該結構包括襯底和與襯底相鄰的外延層。襯底和外延層都具有第一導電類型。柵極結構位于外延層上方。兩者都具有第二導電類型的漏區和源區位于外延層內，使得在外延層中的源區和漏區之間形成溝道。溝道至少部分地布置在柵極結構下方。第一導電類型的體結構位于外延層內，其中體結構至少部分地形成于柵極結構下方并且在源區下方橫向延伸。外延層的摻雜少于體結構。導電溝槽狀饋通元件穿過所述外延層并接觸所述第一導電類型襯底，穿過并接觸所述第二導電類型源區。第一導電類型的槽區形成于源區下方，并且橫向靠近并接觸體結構，還接觸溝槽狀饋通元件。

在本發明的其他實施例中，描述了一種半導體晶體管結構。該結構包括襯底和與襯底相鄰的外延層。襯底和外延層都具有第一導電類型。柵極結構位于外延層上方。兩者都具有第二導電類型的漏區和源區位于外延層內，使得在外延層中的源區和漏區之間形成溝道。溝道至少部分地布置在柵極結構下方。漏區包括可接近漏極接觸并且與柵極結構分隔開的第一區域。漏區還包括第二區域，其至少部分地位于外延層內的第一區域下方。第二區域的摻雜少于第一區域。此外，第二區域至少部分地延伸到柵極結構下方。第二區域與柵極結構的邊緣內粗略對準。第一導電類型的鉗位區位于第一區域下方，使得第二區域夾在第一區域和鉗位區之間。