[發明專利]測量方法、電極、再生方法、等離子體蝕刻裝置和顯示方法

有效

• 申請號: 201580032059.1
• 申請日: 2015-12-25
• 公開（公告）號: CN106663625B
• 公開（公告）日: 2019-10-25
• 發明（設計）人: 鈴木崇之
• 申請（專利權）人: A·SAT株式會社
• 主分類號: H01L21/3065
• 分類號: H01L21/3065;H05H1/46
• 代理公司: 北京庚致知識產權代理事務所(特殊普通合伙) 11807
• 代理人: 李偉波;李永虎

提供了一種可以高精度地測量等離子體蝕刻裝置用電極上設置的氣體導入孔的測量方法以及具有高精度氣體導入孔的電極。本發明的等離子體蝕刻裝置用電極上設置的氣體導入孔的測量方法，用于測量沿厚度方向貫穿等離子體蝕刻裝置用電極中的基材而設置的氣體導入孔，包括：使光從基材的一面側朝向氣體導入孔進行照射；獲得通過氣體導入孔而透過基材的另一面側的光的二維圖像；以及基于二維圖像，測量氣體導入孔的直徑、內壁面的粗糙度和垂直程度中的至少一個。

技術領域

本發明涉及等離子體蝕刻裝置用電極上設置的氣體導入孔的測量方法、電極、電極的再生方法、再生電極、等離子體蝕刻裝置、氣體導入孔的狀態分布圖及其顯示方法。

背景技術

等離子體蝕刻裝置在真空腔室內產生等離子體并且對半導體晶片等的對象物進行蝕刻。真空腔室內設置承載對象物的承載臺和與該承載臺對向配置的上部電極。承載臺上設有下部電極。而且，上部電極上設有將氣體導入真空腔室內的孔(氣體導入孔)。處理對象物時，從該孔向真空腔室內導入氣體，在下部電極和上部電極之間施加高頻電壓，產生等離子體，來進行對象物的蝕刻。

使用該裝置的低溫等離子體的半導體元件的蝕刻微細加工也被稱為干蝕刻。干蝕刻是半導體元件的處理。干蝕刻將光刻后硬化的被蝕刻膜上的光刻膠作為掩膜，通過反應氣體的等離子體在硅/絕緣物膜(例如，SiO2、PSG、BPSG)/金屬膜(例如，AL、W、Cu)等上形成溝或孔的圖案。據此，按照光刻裝置形成的圖案，進行正確的微細化加工。

在進行干蝕刻時，根據真空腔室內的被蝕刻的膜來導入蝕刻氣體，施加高頻，并且產生等離子體。根據通過離子碰撞來削去抗蝕劑(掩模材料)未覆蓋區域的反應離子蝕刻(RIE：Reactive Ion Etching)的工藝，來進行干蝕刻。

通過使等離子體放電生成的離子與硅晶片上的被蝕刻膜進行表面化學反應，并且將該生成物真空排出，來進行干蝕刻。該處理后，抗蝕劑的有機物通過灰化工藝進行燃燒。如果微細圖案的尺寸與被蝕刻膜的厚度接近，則采用RIE。

目前的半導體元件的形成中該干蝕刻是主流。特別是，在使用300mm(毫米)尺寸的硅晶片的半導體元件的超微細加工中，集成度很高，線寬(Line)和線間(Space)的間距很嚴格。因此，進一步要求提高根據干蝕刻的加工特性、成品率和生產率。

CMOS半導體元件的設計規則傾向于柵極長度從14nm(納米)發展至9nm，并且蝕刻的線寬和線間也同樣變得嚴格。在這種半導體元件的制造中，不僅圖案的尺寸精度，還需要克服圖案的腐蝕、發塵、充電所引起的損壞、隨時間變化等問題。進一步，通過可與晶片的大口徑化對應的反應氣體的導入，期待控制所產生的等離子體的技術。

在干蝕刻中，加工精度、圖案形狀、蝕刻選擇比、晶片面內加工均一性、蝕刻速度等為重要因素。例如，為了因干蝕刻形成的圖案加工截面垂直，稱為側壁保護膜的沉積膜不應過厚。而且，如果側壁保護膜的膜厚存在偏差，則成為尺寸變化的原因。因此，不需要側壁保護膜的理想低溫蝕刻的技術是重要的。而且，圖案底部的不充分的側壁保護膜形成、移動表面的粒子、表面溫度、底部的氣體流動等也需要考慮。

而且，關于蝕刻的均一性，反應氣體的流動、等離子體的均一性、偏置的均一性、溫度的均一性、反應生成物再附著的均一性等各種條件的均一性是必須的。特別是對于大口徑(例如，300mm的尺寸)的晶片，反應生成物再附著的均一性對蝕刻處理的均一性影響很大。

為了降低等離子體蝕刻裝置和蝕刻處理的成本，需要高效的等離子體處理、連續處理、部件長壽命產生的運行成本降低等。為了高效的等離子體處理技術或者高生產能力，怎樣實現不良加工發生的減少、適應時間的減少、高運轉率(低故障率)、維護頻率的減少等成為問題。尤其是，等離子體蝕刻裝置的上部電極是蝕刻處理時被消耗的部件。因此，對蝕刻處理同時變化的上部電極的狀態、氣體導入孔的狀態、未使用時的電極狀態和使用前后的狀態進行非破壞的監測技術在解決干蝕刻的各種問題時非常重要。