[實用新型]用于在集成電路設備中處理數據的電路

有效

• 申請號: 201520732569.7
• 申請日: 2015-09-21
• 公開（公告）號: CN205068374U
• 公開（公告）日: 2016-03-02
• 發明（設計）人: 圣托許·庫瑪·述德
• 申請（專利權）人: 吉林克斯公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 北京寰華知識產權代理有限公司 11408
• 代理人: 林柳岑

技術領域

本發明大體涉及集成電路設備，并且具體涉及用于在集成電路設備中處理數據的電路和方法。

背景技術

數據傳輸是許多集成電路設備以及具有集成電路設備的系統的重要部分。通常通過集成電路設備經由輸入/輸出端口來傳輸數據。數據可以不同的格式并根據多種數據通信協議在系統中傳輸。然而，與時鐘信號或數據信號相關聯的偏斜可顯著地影響數據的傳輸。

當把數據鎖存在電路內時，需要確保電路的保持時間足夠用于捕獲正確的數據。確保諸如可編程邏輯設備(PLD)的一些集成電路中的充足的保持時間可具有挑戰性。也就是說，跨越不同時鐘區域的非理想時鐘樹布置導致顯著的偏斜，從而需要根據用戶設計中寄存器的位置來改變信號的延遲。

用于解決信號的延遲的常規解決方案包括添加緩沖器，例如，其可在查找表(LUT)中實施。然而，附加LUT增大功率和路由成本，其中高度擁塞的設計中的路由成本甚至更高昂。另一個解決方案包括任選延遲元件的實施。然而，任選延遲元件增加附加硅和靜態功率成本，即使未使用延遲。

因此，提供用于處理集成電路中的數據的更有效電路是有益的。

發明內容

描述了一種用于在集成電路設備中處理數據的電路。所述電路包括：選擇電路；第一寄存器，其耦合到所述選擇電路的第一輸出端；第二寄存器，其被實施為鎖存器并耦合到所述選擇電路的第二輸出端；以及信號線，其在所述第一寄存器的所述輸出端與所述選擇電路的輸入端之間耦合。所述選擇電路實現所述第一寄存器的輸出信號到所述第二寄存器的輸入端的耦合。

用于在集成電路設備中處理數據的另一個電路包括多個可配置邏輯元件。每個可配置邏輯元件包括：查找表；選擇電路，其耦合到所述查找表的輸出端；第一寄存器，其耦合到所述選擇電路的第一輸出端；以及第二寄存器，其被實施為鎖存器并耦合到所述選擇電路的第二輸出端。所述選擇電路實現所述第一寄存器的輸出端到所述第二寄存器的輸入端的所述耦合。所述電路還包括可編程互連元件，所述可編程互連元件可經配置以將所述多個可配置邏輯元件中的第一可配置邏輯元件的輸出端耦合到所述多個可配置邏輯元件中的第二可配置邏輯元件的輸入端。

還描述了在集成電路設備中處理數據的方法。所述方法包括：提供選擇電路，所述選擇電路具有多個輸入端和至少一個輸出端；將第一寄存器的輸出路由到所述選擇電路的輸入端；將第二寄存器實施為鎖存器；以及將所述選擇電路的所述至少一個輸出端耦合到所述第二寄存器的輸入端。

附圖說明

圖1為具有可編程資源的集成電路的框圖；

圖2為示出圖1的可編程資源的一部分的框圖；

圖3為示出2的可編程資源的兩個可配置邏輯元件的連接的電路圖；

圖4為與圖3的電路的操作關聯的時序圖；

圖5為諸如圖3的CLE302和304的可配置邏輯元件的電路圖；

圖6為圖5的多路復用器502的框圖；

圖7為具有可實施圖1至圖6電路中的任一個的可編程資源的設備的框圖；

圖8為圖7的設備的可配置邏輯元件的框圖；

圖9為具有可控制延遲的互連電路的框圖，所述可控制延遲可耦合到圖8的設備的可配置邏輯元件的輸入；

圖10為用于對具有可編程資源的設備進行編程的系統的框圖；

圖11為示出在集成電路設備中處理數據的方法的流程圖；以及

圖12為示出在集成電路設備中處理數據的方法的另一個流程圖。

考慮到以下詳細描述和權利要求，將認識到其它特征。

具體實施方式

盡管本說明書包括定義被視為新穎的本發明的一或多個具體實施的特征的權利要求，但相信結合附圖考慮說明書，將更好地理解電路和方法。盡管公開了各種電路和方法，應當理解所述電路和方法僅僅為創造性布置的示例，這些示例可以不同的形式實施。因此，在本說明書內公開的具體結構和功能細節不應理解為限制性，而僅僅作為用于權利要求的基礎并且作為用來教導本領域技術人員以實際上任何適合的具體結構來不同地采用本發明的表示基礎。進一步地，本文所使用的術語和短語并非旨在限制，而是提供電路和方法的可理解描述。