[實用新型]基于FPGA測頻電路的壓控低通濾波器

有效

• 申請?zhí)枺?/td>: 201520581457.6
• 申請日: 2015-08-05
• 公開（公告）號: CN204859130U
• 公開（公告）日: 2015-12-09
• 發(fā)明（設計）人: 馬永杰;鄭麗蓉;馬勝前;趙長榮;張維昭;范滿紅
• 申請（專利權）人: 西北師范大學
• 主分類號: H03H11/04
• 分類號: H03H11/04
• 代理公司: 甘肅省知識產權事務中心 62100
• 代理人: 周立新

1.一種基于FPGA測頻電路的壓控低通濾波器，其特征在于，包括依次相連接的放大電路（1）、限幅電路（2）、整形電路（3）、FPGA測頻電路（4）、D/A轉換電路（5）和低通濾波電路（6）。

2.根據權利要求1所述的基于FPGA測頻電路的壓控低通濾波器，其特征在于，所述的放大電路（1）包括第一芯片U1，第一芯片U1采用電流反饋型運算放大器AD811；第一芯片U1的第2腳分別與第一電阻R1的一端和第二電阻R2的一端相連接，第二電阻R2的另一端接第一芯片U1的第6腳，第一電阻R1的另一端接輸入信號V_in；第一芯片U1的第7腳分別接第一電容C1的一端和正電源+V_S；第一芯片U1的第4腳分別與第二電容C2的一端和負電源-V_S相連接，第一芯片U1的第3腳、第一電容C1的另一端和第二電容C2的另一端均接地；第一芯片U1的第6腳為輸出端V₁。

3.根據權利要求2所述的基于FPGA測頻電路的壓控低通濾波器，其特征在于，所述的限幅電路（2）包括第三電阻R3，第三電阻R3的一端接接第一芯片U1的第6腳；第三電阻R3的另一端分別與第一二極管D1的正向端、第二二極管D2的反向端以及第四電阻R4的一端相連接；第一二極管D1的反向端接第一電源E1的正極、第二二極管D2的正向端接第二電源E2的負極，第一電源E1的負極、第二電源E2的正極和第四電阻R4的另一端均接地；第一電源E1和第二電源E2均為5V電源；第四電阻R4兩端為限幅后信號的輸出端V₂，該輸出端V₂與整形電路（3）相連接。

4.根據權利要求3所述的基于FPGA測頻電路的壓控低通濾波器，其特征在于，所述的整形電路（3）包括第二芯片U2，第二芯片U2采用高速電壓比較器MAX903；第二芯片U2的第1腳分別與+5V電源和第三電容C3的一端相連接，第三電容C3的另一端接地；第二芯片U2的第2腳接第四電阻R4的輸出端V₂；第二芯片U2的第3腳分別與第五電阻R5的一端、第七電容C7的一端和第六電阻R6的一端相連，第二芯片U2的第4腳分別接-5V電源和第四電容C4的一端，第四電容C4的另一端、第六電阻R6的另一端、第七電容C7另一端和第六電容C6一端均接地，第六電容C6的另一端和第五電阻R5的另一端均接參考電壓端Ve；第二芯片U2的第5腳接+5V電源；第二芯片U2的第6腳接地；第二芯片U2的第7腳為整形后脈沖信號輸出端Vo，該脈沖信號輸出端Vo接FPGA測頻電路（4）；第二芯片U2的第8腳分別與+5V電源和第五電容C5的一端相連接，第五電容C5的另一端接地。

5.根據權利要求4所述的基于FPGA測頻電路的壓控低通濾波器，其特征在于，所述的FPGA測頻電路（4）采用芯片EP2C20F484C8N，芯片EP2C20F484C8N的P3.5端口與脈沖信號輸出端Vo相連接，芯片EP2C20F484C8N與D/A轉換電路（5）相連接。

6.根據權利要求5所述的基于FPGA測頻電路的壓控低通濾波器，其特征在于，所述的D/A轉換電路（5）包括第三芯片U3，第三芯片U3采用TLC5618芯片，第三芯片U3的第1腳接芯片EP2C20F484C8N的P2.0端口，第三芯片U3的第2腳接芯片EP2C20F484C8N的P2.1端口，第三芯片U3的第3腳接芯片EP2C20F484C8N的P2.2端口，第三芯片U3的第4腳懸空；第三芯片U3的第5腳接第八電容C8的一端，第八電容C8的另一端接第三芯片U3的第8腳，第三芯片U3的第6腳分別與第七電阻R7的一端和第八電阻R8的一端相連接，第七電阻R7的另一端接+5V電源，第八電阻R8的另一端接地；第三芯片U3的第7腳與低通濾波電路6相連接。

7.根據權利要求6所述的基于FPGA測頻電路的壓控低通濾波器，其特征在于，所述的低通濾波電路（6）包括第一網絡電阻B1，第一網絡電阻B1的一端接輸入信號V_in，第一網絡電阻B1的另一端分別與第八芯片U8的第2腳、第二網絡電阻B2的一端、第十電容C10的一端以及第三網絡電阻B3的一端相連接，第八芯片U8的第3腳接地，第八芯片U8的第4腳接+5V電源，第八芯片U8的第7腳接-5V電源，第十電容C10的另一端、第二網絡電阻B2的另一端和第八芯片U8的第6腳均與第五芯片U5的第7腳相連；第五芯片U5的第1腳和第8腳均接地，第五芯片U5的第3腳接-5V電源，第五芯片U5的第2腳分別與第四芯片U4的第5腳和第九電阻R9的一端相連，第九電阻R9的另一端和第四芯片U4的第4腳分別與第十電阻R10的一端相接，第十電阻R10的另一端接地；第四芯片U4的第1腳和第8腳均接地，第四芯片U4的第3腳接-5V電源，第四芯片U4的第2腳和第7腳均接第三芯片U3的第7腳，；第五芯片U5的第6腳接+5V電源，第五芯片U5的第5腳分別與第十一電阻R11的一端和第四網絡電阻B4的一端相連接，第十一電阻R11的另一端和第五芯片U5的第4腳分別與第十二電阻R12的一端相連接，第十二電阻R12的另一端接地；第四網絡電阻B4的另一端分別與第九電容C9的一端和第六芯片U6的第2腳相連接，第六芯片U6的第3腳接地，第六芯片U6的第4腳接+5V電源，第六芯片U6的第7腳接-5V電源；第三網絡電阻B3的另一端分別與第十四電阻R14的一端和第七芯片U7的第6腳相連接，第七芯片U7的第4腳接+5V電源，第七芯片U7的第7腳接-5V電源，第七芯片U7的第3腳接地，第七芯片U7的第2腳和第十四電阻R14的另一端分別與第十三電阻R13的一端相連接，第十三電阻R13的另一端、第九電容C9的另一端和第六芯片U6的第6腳均接濾波器的輸出端Vout；第四芯片U4和第五芯片U5采用模擬乘法器AD835，第六芯片U6、第七芯片U7和第八芯片U8采用運算放大器OPA658。