[實用新型]一種抗干擾的時鐘和數據恢復集成電路設計

有效

• 申請號: 201520542222.6
• 申請日: 2015-07-24
• 公開（公告）號: CN204790677U
• 公開（公告）日: 2015-11-18
• 發明（設計）人: 李朋;尹超;滕達;于治樓
• 申請（專利權）人: 浪潮集團有限公司
• 主分類號: G06F1/06
• 分類號: G06F1/06
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 姜明

技術領域

本實用新型涉及電子領域，特別涉及一種抗干擾的時鐘和數據恢復集成電路設計。

背景技術

由于無線通信(return-to-zero)信道上只能傳輸串行數據，不能傳輸時鐘信號，所以數據接收端接收串行數據后，通過clockanddatarecovery電路簡稱CDR電路來實現時鐘和數據恢復。CDR輸出的時鐘C_sam是原始數據比特率的2倍，相當于2倍的過采樣時鐘；數據為RZ數據D_RZ，發送碼1被CDR恢復為高電平，在整個碼元期間只持續一段時間（至少半個C_sam周期），其余時間返回零電平的格式。由于碼間串擾和各種噪聲的存在，導致D_RZ可能引入正/負脈沖毛刺。因此，對串行數據的準確恢復是正確進行后續處理的前提。

發明內容

為了解決現有技術的問題，本實用新型實施例提供了一種抗干擾的時鐘和數據恢復集成電路設計。

所述技術方案如下：

一種抗干擾的時鐘和數據恢復集成電路設計，包括CDR電路模塊，所述CDR電路模塊用于恢復時鐘和數據；

還包括一級緩存模塊、二級緩存模塊、組合邏輯電路模塊、第三上升沿觸發D觸發器；所述一級緩存模塊用于利用時鐘的上升沿和下降沿對數據進行一級緩存，包括第一上升沿觸發D觸發器、第一下降沿觸發D觸發器；所述二級緩存模塊用于利用時鐘的上升沿和下降沿對一級緩存的數據進行二級緩存，包括第二上升沿觸發D觸發器、第二下降沿觸發D觸發器；所述組合邏輯電路模塊用于對一級緩存的數據和二級緩存的數據進行邏輯操作，并消除邏輯操作的數據引入的正脈沖毛刺或者負脈沖毛刺，包括第一或門、第二或門、第二級邏輯門；所述第三上升沿觸發D觸發器用于由時鐘的上升沿采樣輸出恢復數據；

其中，所述第一上升沿觸發D觸發器的一個輸入端接入時鐘，另一個輸入端接入數據，輸出端分別與所述第二上升沿觸發D觸發器的一個輸入端和所述第一或門的一個輸入端連接；所述第二上升沿觸發D觸發器的另一個輸入端接入時鐘，輸出端與所述第一或門的另一個輸入端連接；所述第一或門的輸出端與所述第二級邏輯門的一個輸入端連接；所述第一下降沿觸發D觸發器的一個輸入端接入時鐘，另一個輸入端接入數據，輸出端分別與所述第二下降沿觸發D觸發器的一個輸入端和所述第二或門的一個輸入端連接；所述第二下降沿觸發D觸發器的另一個輸入端接入時鐘，輸出端與所述第二或門的另一個輸入端連接；所述第二或門的輸出端與所述第二級邏輯門的另一個輸入端連接；所述第二級邏輯門的輸出端與所述第三上升沿觸發D觸發器的一個輸入端連接；所述第三上升沿觸發D觸發器的另一個輸入端接入時鐘，輸出端輸出恢復數據。

進一步的，所述第二級邏輯門為或門或者與門，所述或門用于消除邏輯操作的數據引入的負脈沖毛刺，所述與門用于消除邏輯操作的數據引入的正脈沖毛刺。

進一步的，還包括時鐘判決模塊，所述時鐘判決模塊用于對時鐘進行二分頻，包括D觸發器；

其中，所述D觸發器的輸入端接入時鐘，輸出端輸出恢復時鐘。

本實用新型實施例提供的技術方案帶來的有益效果是：

通過在CDR電路模塊上連接三個邏輯門和六個D觸發器，組成一級緩存模塊、二級緩存模塊、組合邏輯電路模塊、第三上升沿觸發D觸發器、時鐘判決模塊，利用CDR電路模塊輸出的時鐘的上升沿和下降沿對CDR電路模塊輸出的數據進行一級緩存、二級緩存，然后進行邏輯操作，最后由時鐘的上升沿采樣輸出恢復數據，實現了同步進行無線通信數據解碼和消除小于過采樣時鐘半個時鐘周期中的數據引入的正脈沖毛刺或者負脈沖毛刺，不僅為通信系統中無線通信提供可靠的數據傳輸，還能夠提高設備接收端接收數據的可靠性，實施簡便，具有廣闊的應用前景。

附圖說明

為了更清楚地說明本實用新型實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1是本實用新型的結構示意圖；

圖2是抗干擾的時鐘和數據恢復集成電路設計對小于過采樣時鐘半個時鐘周期的正脈沖毛刺的消除時序圖；

圖3是抗干擾的時鐘和數據恢復集成電路設計對小于過采樣時鐘半個時鐘周期的負脈沖毛刺的消除時序圖。